ICSSSTUF32864A
球分配
A
DCKE
B
D2
C
D3
D
DODT
E
D5
F
D6
G
NC
H
CK
J
CK ＃
K
D8
L
D9
M
D10
N
D11
P
D12
R
D13
T
D14
1
NC
NC
NC
NC
NC
NC
RST ＃
DCS ＃
CSR ＃
NC
NC
NC
NC
NC
NC
NC
V
REF
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
V
REF
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
V
DD
QCKEA
Q2A
Q3A
QODTA
Q5A
Q6A
C1
QCSA ＃
ZOH
Q8A
Q9A
Q10A
Q11A
Q12A
Q13A
Q14A
QCKEB
Q2B
Q3B
QODTB
Q5B
Q6B
C0
QCSB ＃
ZOL
Q8B
Q9B
Q10B
Q11B
Q12B
Q13B
Q14B
球分配
A
D1
B
D2
C
D3
D
D4
E
D5
F
D6
G
NC
H
CK
J
CK ＃
K
D8
L
D9
NC
NC
NC
NC
NC
NC
RST ＃
DCS ＃
CSR ＃
NC
NC
NC
NC
NC
NC
NC
V
REF
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
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V
DD
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V
DD
V
REF
V
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DD
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V
DD
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
GND
V
DD
V
DD
Q1A
Q2A
Q3A
Q4A
Q5A
Q6A
C1
QCSA ＃
ZOH
Q8A
Q9A
Q10A
QODTA
Q12A
Q13A
QCKEA
Q1B
Q2B
Q3B
Q4B
Q5B
Q6B
C0
QCSB ＃
ZOL
Q8B
Q9B
Q10B
QODTB
Q12B
Q13B
QCKEB
M
D10
N
DODT
P
D12
R
D13
T
DCKE
1
2
3
4
5
6
2
3
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5
6
1 ： 2寄存器A （ C0 = 0 ， C1 = 1 ）
概述
1：2寄存器B （C 0 = 1 ，C 1 = 1）
这个25位的1：1或14位1：2配置的注册缓冲器被设计为1.7 V至1.9 -V的VDD的操作。
所有时钟和数据输入是与对SSTL_18 JEDEC标准兼容。控制输入是LVCMOS 。所有
输出已经经过优化，驱动DDR- II DIMM负载1.8 V CMOS驱动器。
ICSSSTUF32864A
操作
从一个差分时钟（ CK和CK ＃）。数据被登记在CK的交叉变高，和CK ＃变低。
在C0输入控制1的引脚排列配置：从配置（当低）到B配置2引脚排列（当
高点） 。 C1输入端控制从25比特1的引脚配置：1 （当低），以14位为1：2 （高时） 。
该设备支持低功耗待机操作。当复位输入端（ RST＃ ）为低电平时，差分输入接收器
被禁用，而无驱动（浮动）的数据，时钟和参考电压（ VREF ）输入允许的。另外，当
RST＃低所有寄存器复位，所有输出被拉低。该LVCMOS RST ＃和CN输入必须始终
在一个有效的逻辑高电平或低电平举行。以确保一个稳定的时钟已经被提供之前从寄存器定义的输出，
RST ＃必须在低的状态在上电期间举行。
在DDR -Ⅱ RDIMM应用， RST＃被指定为完全异步相对于CK和CK ＃ 。
因此，没有时序关系，可以在两者之间得到保证。当进入复位，寄存器将被清除
且输出将被驱动为低电平快，相对于时间来禁用差分输入接收器。然而，当
即将脱离复位时，寄存器将被激活很快，相对于时间，以使差分输入接收器。
只要数据输入是低，并且在从RST＃的低到高的过渡，直到时间时钟稳定
输入接收器完全启用，的设计
ICSSSTUF32864A
必须确保输出将保持
低，从而保证了对输出无毛刺。
该装置监测DCS ＃和＃ CSR投入和将门从改变状态的尺寸Qn输出，当两个DCS ＃
和CSR ＃输入为高。如果任DCS ＃或＃ CSR投入低，尺寸Qn输出将正常工作。 RST输入
优先于DCS ＃和CSR ＃控制将迫使低的输出。如果DCS ＃ - 控制功能不
需要的话，然后将CSR ＃输入可被硬连线至地面，在这种情况下，用于DCS ＃的建立时间要求的将
是一样的，其它D数据输入。封装选项包括96球LFBGA （ MO- 205CC ） 。
0987B—09/28/04
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