ICSSSTUB32871A
概述
这27位1： 1的奇偶注册缓冲区是专为1.7V至1.9VV
DD
操作。
所有时钟和数据输入是与对SSTL_18 JEDEC标准兼容。控制输入是
LVCMOS 。所有输出都已经优化，带动DDR2 DIMM负载， 1.8 V CMOS驱动器。
该
ICSSSTUB32871A
工作在差分时钟（ CK和CK ） 。数据被登记在CK的交叉
变高，和CK要低。
该设备支持低功耗待机操作。当复位输入端（ RESET ）为低电平时，差动
输入接收器被禁用，而无驱动（浮动）的数据，时钟和参考电压（ VREF ）输入是
允许的。此外，当RESET为低所有寄存器复位，除了PTYERR所有输出被强制
低。该LVCMOS RESET输入必须始终在一个有效的逻辑高电平或低电平举行。
为了确保从寄存器定义的输出稳定的时钟已经提供之前， RESET必须保持
在上电时低的状态。
在DDR2 RDIMM应用， RESET被指定为完全异步相对于CK
和CK 。因此，没有时序关系，可以在两者之间得到保证。当输入复位时，该
注册将被清除，输出会迅速拉低，相对时间禁用
差分输入接收器。然而，走出复位时，寄存器将被激活快，
相对于该时间，以使差分输入接收器。只要数据输入为低，并且
时钟是在从RESET低到高的过渡时间稳定，直到输入接收器完全
启用的设计
ICSSSTUB32871A
必须确保输出将维持低位，从而保证没有
毛刺上的输出。
该装置监测DCS0和DCS1投入和意志门更改状态时，尺寸Qn输出
无论DCS0和DCS1高。如果任一DCS0或DCS1输入为低时，尺寸Qn输出，将正常
正常。 RESET输入的优先级高于DCS0和DCS1控制，并迫使尺寸Qn输出
低， PTYERR输出高电平。如果DCS控制功能是不希望的，那么CSGateEnable
输入可被硬连线到地面，在这种情况下，对于DCS的建立时间要求的将是相同
对于其它D个数据输入。
该
ICSSSTU32871A
包括奇偶校验功能。该
ICSSSTUB32871A
接受从一个奇偶校验位
在其输入针PARIN存储器控制器，将其与在D输入端接收的数据和指示
是否已出现其漏极开路PTYERR销（低电平有效）上的奇偶校验错误。
封装选项包括96球超薄细间距BGA （ TFBGA ， MO- TBD ） 。
输入
RESET
H
H
H
H
H
H
H
H
H
H
L
DCS0
L
L
L
L
H
H
H
H
H
X
X或
漂浮的
DCS1
H
H
H
H
L
L
L
L
H
X
X或
漂浮的
CK
↑
↑
↑
↑
↑
↑
↑
↑
↑
L或H
X或
漂浮的
CK
↓
↓
↓
↓
↓
↓
↓
↓
↓
L或H
X或
漂浮的
输入= H
(D0-D21)
连
ODD
连
ODD
连
ODD
连
ODD
X
X
X或浮动
PARIN *
L
L
H
H
L
L
H
H
X
X
X或
漂浮的
产量
PTYERR **
H
L
L
H
H
L
L
H
PTYERR
0
PTYERR
0
H
*
PARIN其所适用的数据后，到达一个时钟周期。
**此过渡假定PTYERR高在CK的交叉变高和CK变低。如果PTYERR
低，它保持锁定低两个时钟周期或直到RESET被拉低。
1186G—04/16/07
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