数据表
频率发生器的CPU ， PCIe一代* &全缓冲
DIMM时钟
描述
ICS9FG1201
遵循英特尔DB1200G差分缓冲器
规格。该缓冲器可提供12路输出时钟为CPU主机
总线， PCI Express或全缓冲DIMM内存的应用程序。输出
配置有两组。这两个组（DIF 9 ：0）和（DIF
11时10分），可以是等于或有一个齿轮比到输入时钟。一
从CK410或CK410B主时钟发生器，差分CPU时钟，
如ICS954101或ICS932S401 ，驱动ICS9FG1201 。
ICS9FG1201
可以提供输出高达400MHz 。
ICS9FG1201H
特点/优势
上电缺省值是1的所有输出： 1模式
DIF_ （9 ：0）可以是“齿轮移位”从输入CPU的主机
时钟
DIF_ （ 11点10分），可以是“齿轮移位”从输入CPU的主机
时钟
扩频兼容
支持的输出时钟频率高达400 MHz
8可选的SMBus地址
SMBus的地址确定PLL或旁路模式
关键的特定连接的阳离子
DIF输出周期至周期抖动为50ps <
在一组DIF输出至输出歪曲< 50ps的
DIF输出至输出歪曲所有输出<为100ns
56引脚SSOP / TSSOP封装
提供符合RoHS标准包装
Funtional框图
OE ＃
传播
兼容
PLL
齿轮
移
逻辑
停止
逻辑
2
DIF （ 11:10 ）
10
OE （ 9 ： 0 ） ＃
CLK_IN
CLK_IN ＃
传播
兼容
PLL
齿轮
移
逻辑
停止
逻辑
10
DIF （ 9 ： 0 ）
HIGH_BW ＃
FS_A_410
VTT_PWRGD ＃ / PD
SMB_A0
SMB_A1
SMB_A2_PLLBYP#
SMBDAT
SMBCLK
控制
逻辑
IREF
IDT
TM
/ ICS
TM
频率发生器的CPU ， PCIe一代* &全缓冲DIMM时钟
ICS9FG1201H
10/22/07
1
ICS9FG1201H
频率发生器的CPU ， PCIe一代* &全缓冲DIMM时钟
引脚配置
HIGH_BW ＃
CLK_IN
CLK_IN ＃
SMB_A0
OE0#
DIF_0
DIF_0#
OE1#
DIF_1
DIF_1#
VDD
GND
DIF_2
DIF_2#
OE2#
DIF_3
DIF_3#
OE3#
DIF_4
DIF_4#
OE4#
VDD
GND
DIF_5
DIF_5#
OE5#
SMB_A1
SMBDAT
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDA
GNDA
IREF
OE10_11#
DIF_11
DIF_11#
VDD
GND
DIF_10
DIF_10#
FS_A_410
VTT_PWRGD ＃ / PD
OE9#
DIF_9
DIF_9#
OE8#
DIF_8
DIF_8#
VDD
GND
DIF_7
DIF_7#
OE7#
DIF_6
DIF_6#
OE6#
SMB_A2_PLLBYP#
SMBCLK
56引脚SSOP & TSSOP
功能表
DIF_ （ 9 ： 0 ）输出DIF_ （ 11:10 ）输出
兆赫
兆赫
1
100.00
100.00
1
133.33
133.33
1
166.66
166.66
版权所有
1
0
200.00
200.00
200.00
0
266.66
266.66
266.66
0
333.33
333.33
333.33
0
400.00
400.00
400.00
1. FS_A_410是一个低阈值输入端。请参阅V
IL_FS
和V
IH_FS
规范中的输入/电源/通用输出参数表正确的价值观。
FS_A_410
1
CLK_IN （ CPU外频）
兆赫
100.00
133.33
166.66
IDT
TM
/ ICS
TM
频率发生器的CPU ， PCIe一代* &全缓冲DIMM时钟
ICS9FG1201H
ICS9FG1201H 07年10月22日
2
ICS9FG1201H
频率发生器的CPU ， PCIe一代* &全缓冲DIMM时钟
电源组
引脚数
VDD
GND
56
55
11,22,38,50 12,23,37,49
描述
主PLL ，模拟
DIF时钟
引脚说明
引脚号引脚名
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
HIGH_BW ＃
CLK_IN
CLK_IN ＃
SMB_A0
OE0#
DIF_0
DIF_0#
OE1#
DIF_1
DIF_1#
VDD
GND
DIF_2
DIF_2#
OE2#
DIF_3
DIF_3#
OE3#
DIF_4
DIF_4#
OE4#
VDD
GND
DIF_5
DIF_5#
OE5#
SMB_A1
SMBDAT
TYPE
IN
IN
IN
IN
IN
OUT
OUT
IN
OUT
OUT
PWR
PWR
OUT
OUT
IN
OUT
OUT
IN
OUT
OUT
IN
PWR
PWR
OUT
OUT
IN
IN
I / O
引脚说明
3.3V的输入选择PLL带宽度
0 =高， 1 =低
输入参考时钟。
"Complementary"参考时钟输入。
SMBus的地址位0 （ LSB ）
低电平输入使DIF对0 。
1 =三态输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
低电平输入使DIF对1 。
1 =三态输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
供电，标称3.3V
接地引脚。
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
低电平输入使DIF对2 。
1 =三态输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
低电平输入使DIF对3 。
1 =三态输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
低电平输入使DIF对4
1 =三态输出， 0 =使能输出
供电，标称3.3V
接地引脚。
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
低电平输入使DIF对5 。
1 =三态输出， 0 =使能输出
SMBus的地址位1
SMBUS电路的数据引脚，可承受5V
IDT
TM
/ ICS
TM
频率发生器的CPU ， PCIe一代* &全缓冲DIMM时钟
ICS9FG1201H 07年10月22日
3
ICS9FG1201H
频率发生器的CPU ， PCIe一代* &全缓冲DIMM时钟
引脚说明（续）
引脚号引脚名
29
SMBCLK
30
SMB_A2_PLLBYP#
TYPE
IN
IN
引脚说明
SMBUS电路的时钟引脚，可承受5V
SMBus的地址位2。当低，该部分作为一个扇出缓冲器
与PLL旁路。当高，部分用作零延迟
缓冲器（ ZDB ）与PLL操作。
0 =扇出模式（PLL旁路），1 = ZDB模式（用于PLL ）
低电平输入使DIF对6 。
1 =三态输出， 0 =使能输出
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
低电平输入使DIF对7 。
1 =三态输出， 0 =使能输出
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
接地引脚。
供电，标称3.3V
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
低电平输入使DIF对8 。
1 =三态输出， 0 =使能输出
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
低电平输入使DIF对9 。
1 =三态输出， 0 =使能输出
VTT_PWRGD ＃是低电平有效输入用于确定被锁存时
输入已准备好进行采样。的PD是一种异步活性高
输入引脚用于使器件进入低功耗状态。内部
时钟， PLL和晶体振荡器被停止。
3.3V宽容门槛低输入CPU的频率选择。这
引脚需要CK410 FSA 。参阅输入电特性为
Vil_FS和Vih_FS阈值。
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
接地引脚。
供电，标称3.3V
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
低电平输入使能输出对10和11 。
1 =三态输出， 0 =使能输出
该引脚建立基准电流的差分电流 -
模式输出对。该引脚需要一个固定的精密电阻连接到
地面，以便建立相应的电流。 475欧姆的
标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
31
32
33
34
35
36
37
38
39
40
41
42
43
44
OE6#
DIF_6#
DIF_6
OE7#
DIF_7#
DIF_7
GND
VDD
DIF_8#
DIF_8
OE8#
DIF_9#
DIF_9
OE9#
IN
OUT
OUT
IN
OUT
OUT
PWR
PWR
OUT
OUT
IN
OUT
OUT
IN
45
VTT_PWRGD ＃ / PD
IN
46
47
48
49
50
51
52
53
FS_A_410
DIF_10#
DIF_10
GND
VDD
DIF_11#
DIF_11
OE10_11#
IN
OUT
OUT
PWR
PWR
OUT
OUT
IN
54
55
56
IREF
GNDA
VDDA
OUT
PWR
PWR
IDT
TM
/ ICS
TM
频率发生器的CPU ， PCIe一代* &全缓冲DIMM时钟
ICS9FG1201H 07年10月22日
4
ICS9FG1201H
频率发生器的CPU ， PCIe一代* &全缓冲DIMM时钟
ICS9FG1201可编程的齿轮比
FS_A_410
SMBUS
BYTE 0
第3位
第2位
第1位
位0
输入输出齿轮比
(m)
(n)
（N / M）
输入（ CPU FSB）和输出
频率（MHz ）
200.0
3
5
12
2
5
8
3
4
6
1
5
4
3
2
3
1
1
2
5
1
3
5
2
3
5
1
6
5
4
3
5
2
0.333
0.400
0.417
0.500
0.600
0.625
0.667
0.750
0.833
1.000
1.200
1.250
1.333
1.500
1.667
2.000
266.7
320.0
333.3
400.0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
66.7
88.9
106.7
111.1 133.3
80.0 106.7
128.0
133.3 160.0
83.3 111.1
133.3
138.9 166.7
100.0 133.3
160.0
166.7 200.0
120.0 160.0
192.0
200.0 240.0
125.0 166.7
200.0
208.3 250.0
133.3 177.8
213.3
222.2 266.7
150.0 200.0
240.0
250.0 300.0
166.7 222.2
266.7
277.8 333.3
200.0 266.7
320.0
333.3 400.0
240.0 320.0
384.0
400.0
NA
250.0 333.3
400.0
NA
NA
266.7 355.6
NA
NA
NA
300.0 400.0
NA
NA
NA
333.3
NA
NA
NA
NA
400.0
NA
NA
NA
NA
CLK IN（ CPU FSB ）频率（MHz ）
100 133.33
160
166.67
1 0 0 0 0
3
1
0.333
1 0 0 0 1
5
2
0.400
NA
53.3
64.0
66.7
1 0 0 1 0
12
5
0.417
NA
55.6
66.7
69.4
1 0 0 1 1
2
1
0.500
50.0
66.7
80.0
83.3
1 0 1 0 0
5
3
0.600
60.0
80.0
96.0
100.0
1 0 1 0 1
8
5
0.625
62.5
83.3
100.0
104.2
1 0 1 1 0
3
2
0.667
66.7
88.9
106.7
111.1
1 0 1 1 1
5
4
0.800
80.0 106.7
128.0
133.3
1 1 0 0 0
6
5
0.833
NA
111.1
133.3
138.9
1 1 0 0 1
1
1
1.000
100.0 133.3
160.0
166.7
1 1 0 1 0
5
6
1.200
120.0 160.0
192.0
200.0
1 1 0 1 1
4
5
1.250
125.0 166.7
200.0
208.3
1 1 1 0 0
3
4
1.333
133.3 177.8
213.3
222.2
1 1 1 0 1
2
3
1.500
150.0 200.0
1 1 1 1 0
3
5
1.667
166.7 222.2
266.7
277.8
1 1 1 1 1
1
2
2.000
200.0 266.7
320.0
333.3
注：行
胆大
是上电默认为FS_A_410 = 0和1分别。
阴影部分所示仅供参考，并不一定有效工作点
IDT
TM
/ ICS
TM
频率发生器的CPU ， PCIe一代* &全缓冲DIMM时钟
ICS9FG1201H 07年10月22日
5
QQ：2881677436 复制
