集成
电路
系统公司
ICS9FG107
可编程FTG微分CPU ， PCI Express的* & SATA时钟
推荐应用：
引脚配置
频率时序发生器差分CPU ， PCI Express的
XIN / CLKIN
& SATA时钟
产品特点：
从生成通用CPU / PCI Express频率
14.318 MHz或25 MHz的
晶体或参考输入
7 - 0.7V电流模式差分输出对
3 - 33MHz的PCI输出
1 - REFOUT
支持Serial -ATA频率为100 MHz
两种扩频模式： 0至-0.5 downspread和
+/- 0.25 ％ centerspread
未使用的输入可以以任意的从动或Hi -Z被禁用
状态电源管理。
关键的特定连接的阳离子：
输出周期到周期抖动DIF输出< 50 PS （ <85ps
@ 266兆赫）
输出到输出偏斜的DIF输出< 85 PS
在输出时钟+/- 300 ppm的频率精度
频率选择表
SEL14M_25M#
FS2 FS1 FS0输出（兆赫）
(FS3)
0
0
0
0
100.00
0
0
0
1
125.00
0
0
1
0
133.33
0
0
1
1
166.67
0
1
0
0
200.00
0
1
0
1
266.66
0
1
1
0
333.33
0
1
1
1
400.00
1
0
0
0
100.00
1
0
0
1
125.00
1
0
1
0
133.33
1
0
1
1
166.67
1
1
0
0
200.00
1
1
0
1
266.66
1
1
1
0
333.33
1
1
1
1
400.00
X2
VDD
GND
*FS2/REFOUT
GND
*FS0/PCICLK_F
PCICLK0
PCICLK1
VDD
**OE_6
DIF_6
DIF_6#
VDD
GND
**OE_5
DIF_5
DIF_5#
VDD
DIF_4
DIF_4#
*OE_4
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDA
GNDA
IREF
* DWNSPRD ＃
**FS1
*OE_0
DIF_0
DIF_0#
VDD
DIF_1
DIF_1#
**OE_1
VDD
GND
**OE_2
DIF_2
DIF_2#
VDD
DIF_3
DIF_3#
*OE_3
**SEL14M_25M#
* SPREAD
DIF_STOP ＃
注意事项：
引脚由* preceeded有120千欧的下拉电阻
引脚由** preceeded有120千欧的上拉电阻
48引脚SSOP & TSSOP
0863C—11/22/04
*其他名称和品牌可能是其他公司的财产。
ICS9FG107
集成
电路
系统公司
ICS9FG107
引脚说明
针
#
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
引脚名称
XIN / CLKIN
X2
VDD
GND
*FS2/REFOUT
GND
*FS0/PCICLK_F
PCICLK0
PCICLK1
VDD
**OE_6
DIF_6
DIF_6#
VDD
GND
**OE_5
DIF_5
DIF_5#
VDD
DIF_4
DIF_4#
*OE_4
SDATA
SCLK
PIN TYPE
IN
OUT
PWR
PWR
I / O
PWR
I / O
OUT
OUT
PWR
IN
OUT
OUT
PWR
PWR
IN
OUT
OUT
PWR
OUT
OUT
IN
I / O
IN
描述
晶振输入或参考时钟输入
晶振输出，名义上14.318MHz
供电，标称3.3V
接地引脚。
频率选择锁存输入引脚/参考时钟输出
接地引脚。
频率选择锁存输入引脚/ 3.3V PCI自由运行的时钟输出。
PCI时钟输出。
PCI时钟输出。
供电，标称3.3V
高电平输入使能输出。
0 =三态输出， 1 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
供电，标称3.3V
接地引脚。
高电平输入使能输出。
0 =三态输出， 1 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
高电平输入使能输出。
0 =三态输出， 1 =使能输出
数据引脚SMBus的电路， 5V容限。
SMBus的电路， 5V容限的时钟引脚。
0863C—11/22/04
2
集成
电路
系统公司
ICS9FG107
引脚说明（续）
针
引脚名称
#
25
DIF_STOP ＃
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
* SPREAD
**SEL14M_25M#
*OE_3
DIF_3#
DIF_3
VDD
DIF_2#
DIF_2
**OE_2
GND
VDD
**OE_1
DIF_1#
DIF_1
VDD
DIF_0#
DIF_0
*OE_0
**FS1
* DWNSPRD ＃
PIN TYPE
IN
IN
IN
IN
OUT
OUT
PWR
OUT
OUT
IN
PWR
PWR
IN
OUT
OUT
PWR
OUT
OUT
IN
I / O
IN
描述
低电平输入停止差分输出时钟。
异步的，积极的高投入，内部120Kohm拉
电阻器，以使频谱扩展的功能。
选择14.31818 MHz或25 MHz的输入频率。 1 = 14.31818 MHz时，
0 - 25 MHz的
高电平输入使能输出。
0 =三态输出， 1 =使能输出
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
供电，标称3.3V
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
高电平输入使能输出。
0 =三态输出， 1 =使能输出
接地引脚。
供电，标称3.3V
高电平输入使能输出。
0 =三态输出， 1 =使能输出
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
供电，标称3.3V
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
高电平输入使能输出。
0 =三态输出， 1 =使能输出
频率选择锁存输入引脚/ 3.3V 66.66MHz时钟输出。
3.3V输入，用于选择传播模式。该输入不锁存
电。
0 =向下蔓延， 1 =传播中心
该引脚建立基准电流的差分电流 -
模式输出对。该引脚需要一个固定的精密电阻连接到
地面，以便建立相应的电流。 475欧姆的
标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
46
47
48
IREF
GNDA
VDDA
OUT
PWR
PWR
引脚由* preceeded有120千欧的下拉电阻
引脚由** preceeded有120千欧的上拉电阻
0863C—11/22/04
3
集成
电路
系统公司
ICS9FG107
概述
ICS9FG107
是频率定时发生器，可提供7差分输出对那些符合英特尔CK409 /
CK410规范。它提供了PCI - Express的下一代I / O ，以及SATA的支持。部分合成多种输出
频率，无论是从14.31818 MHz晶振或25 MHz的晶振。该设备还可以通过一个基准电压输入时钟驱动
而不是晶体。它提供了周期到周期抖动小于85 ps和小于85 ps输出至输出偏斜输出。
ICS9FG107
还提供参考时钟和3 33 MHz的PCI输出时钟的副本。频率的选择可以是
通过带引脚或SMBus控制来实现的。
框图
XIN / CLKIN
X2
REFOUT
PCICLK （1： 0）
SCLK
SDATA
DIF_STOP ＃
SEL14M_25M#
传播
DWNSPRD ＃
OE （ 6 ： 0 ）
FS（ 2：0 ）
I REF
控制
逻辑
可编程
传播
PLL1
可编程
频率
分频器
PCICLK_F
DIF （ 6 ： 0 ）
DIF ＃ （ 6 ： 0 ）
电源组
引脚数
VDD
GND
3
4
10
6
14,19,31,36,40
15,35
不适用
47
48
47
描述
REFOUT ，数字输入， SMBus的
PCI输出
DIF输出
IREF
模拟VDD & GND为核心PLL
0863C—11/22/04
4
集成
电路
系统公司
ICS9FG107
绝对最大
符号
VDD_A
VDD_IN
Ts
TAMBIENT
TCASE
ESD PROT
参数
3.3V内核电源电压
3.3V逻辑输入电源电压
储存温度
工作环境温度
外壳温度
输入ESD保护
人体模型
民
GND - 0.5
-65
0
最大
V
DD
+ 0.5V
V
DD
+ 0.5V
150
70
115
单位
V
V
C
°C
°C
V
°
2000
电气特性 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压V
DD
= 3.3 V +/-5%
参数
输入高电压
输入低电压
输入高电流
符号
V
IH
V
IL
I
IH
I
IL1
输入低电平电流
I
IL2
条件
3.3 V +/-5%
3.3 V +/-5%
V
IN
= V
DD
V
IN
= 0 V ;输入没有上拉
电阻
V
IN
= 0 V ;输入上拉
电阻器
全部活动，C
L
=满负荷;
F = 400 MHz的
全部活动，C
L
=满负荷;
F = 100 MHz的
V
DD
= 3.3 V
逻辑输入
输出引脚电容
从V
DD
电和后
输入时钟稳定为第一
时钟
三角波调制
DIF输出使能后
DIF_Stop ＃去断言
20 ％至80％的VDD
民
2
V
SS
- 0.3
-5
-5
-200
250
200
14
1.5
25
7
5
6
1.8
30
40
10
5
典型值
最大
V
DD
+ 0.3
0.8
5
单位备注
V
V
uA
uA
uA
mA
mA
兆赫
nH
pF
pF
ms
千赫
ns
ns
3
1
1
1
1,2
1
1
1
工作电源电流
输入频率
3
引脚电感
1
输入/输出
电容
1
CLK稳定
1,2
调制频率
DIF输出使能
输入上升和下降时间
1
2
I
DD3.3OP
F
i
L
针
C
IN
C
OUT
T
刺
f
MOD
t
DIFOE
t
R
/t
F
通过设计和特性保证，而不是100 ％生产测试。
见时序图时序要求。
3
输入频率应在REFOUT引脚进行测量和调整，以理想14.31818MHz或25 MHz，以符合
ppm的频率精度的PLL输出。
0863C—11/22/04
5
QQ：2880707522 复制
