集成
电路
系统公司
ICS9DB102
2输出的PCI Express *缓冲带CLKREQ ＃功能
推荐应用：
1至2零延迟或扇出缓冲器用于PCI Express
输出特点：
2 - 0.7V电流模式差分输出对（ HSCL ）
关键的特定连接的阳离子：
周期到周期抖动< 35ps
输出至输出歪曲< 25 PS
特点/优势：
CLKREQ ＃引脚输出1和4 /输出使能
Express卡应用
PLL或旁路模式/ PLL可以去抖动输入时钟
可选的PLL带宽/最小化的抖动峰值
下游PLL的
扩频兼容/曲目蔓延输入
时钟低EMI
SMBus接口/未使用的输出可以被禁用
引脚配置
PLL_BW
CLK_INT
CLK_INC
**CLKREQ0#
VDD
GND
PCIEXT0
PCIEXC0
VDD
SMBDAT
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VDDA
GNDA
IREF
**CLKREQ1#
VDD
GND
PCIEXT1
PCIEXC1
VDD
SMBCLK
注意：
引脚通过'**' preceeded有内部
120K欧姆的下拉电阻
20引脚SSOP & TSSOP
0852BC—09/12/05
*其他名称和品牌可能是其他公司的财产。
ICS9DB102
集成
电路
系统公司
ICS9DB102
引脚说明
针＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
PLL_BW
CLK_INT
CLK_INC
**CLKREQ0#
VDD
GND
PCIEXT0
PCIEXC0
VDD
SMBDAT
SMBCLK
VDD
PCIEXC1
PCIEXT1
GND
VDD
**CLKREQ1#
引脚名称
PIN TYPE
IN
IN
IN
IN
PWR
PWR
OUT
OUT
PWR
I / O
IN
PWR
OUT
OUT
PWR
PWR
IN
描述
3.3V的输入选择PLL带宽度
0 =低， 1 =高
"True"参考时钟输入。
"Complementary"参考时钟输入。
输出使能SRC / PCI Express的双输出“0”
0 =启用，1 =三态
供电，标称3.3V
接地引脚。
差分PCI_Express对真正的时钟。
差分PCI_Express对补钟。
供电，标称3.3V
SMBUS电路的数据引脚，可承受5V
SMBUS电路的时钟引脚，可承受5V
供电，标称3.3V
差分PCI_Express对补钟。
差分PCI_Express对真正的时钟。
接地引脚。
供电，标称3.3V
输出使能SRC / PCI Express的双输出“1”
0 =启用，1 =三态
该引脚建立基准电流的差分电流 -
模式输出对。该引脚需要一个固定的精密电阻连接到
地面，以便建立相应的电流。 475欧姆的
标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
18
19
20
IREF
GNDA
VDDA
OUT
PWR
PWR
注意：
引脚通过'**' preceeded内部有120K欧姆的下拉电阻
0852C—09/12/05
2
集成
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ICS9DB102
概述
该
ICS9DB102
零延迟缓冲器支持PCI Express时钟要求。该
ICS9DB102
由差分驱动
SRC输出对来自ICS的CK409 / CK410兼容的主时钟发生器如ICS952601或ICS954101 。它
衰减抖动在输入时钟，并具有可选的PLL频带宽度以最大化系统性能具有或不具有
扩频时钟。一个SMBus接口允许的PLL带宽和旁路控制选项，同时2个时钟
请求（ OE ＃ ）引脚使
ICS9DB102
适合Express卡应用。
框图
CLKREQ0#
CLKREQ1#
PCIEX0
CLK_INT
传播
兼容
PLL
PCIEX1
LK_IN
PLL_BW
SMBDAT
SMBCLK
控制
逻辑
IREF
电源组
引脚数
VDD
GND
5,9,12,16
6,15
9
6
20
19
20
19
描述
PCI Express的输出
SMBUS
IREF
模拟VDD & GND为核心PLL
0852C—09/12/05
3
集成
电路
系统公司
ICS9DB102
绝对最大
符号
VDDA
VDD
Ts
TAMBIENT
TCASE
ESD PROT
参数
3.3V内核电源电压
3.3V输出电源电压
储存温度
工作环境温度
外壳温度
输入ESD保护
人体模型
民
GND - 0.5
-65
0
最大
V
DD
+ 0.5V
V
DD
+ 0.5V
150
70
115
单位
V
V
°
C
°C
°C
V
2000
电气特性 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压V
DD
= 3.3 V +/-5%
参数
输入高电压
输入低电压
输入高电流
符号
V
IH
V
IL
I
IH
I
IL1
输入低电平电流
I
IL2
工作电源电流
输入频率
3
引脚电感
1
输入电容
1
CLK稳定
1,2
调制频率
扩频调制
频率
PLL带宽
SM总线电压
低电平输出电压
目前沉没在V
OL
= 0.4 V
SCLK / SDATA
时钟/数据上升时间
SCLK / SDATA
时钟/数据下降时间
1
条件
3.3 V +/-5%
民
2
典型值
最大
V
DD
+ 0.3
0.8
5
单位备注
V
V
uA
uA
uA
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
I
DD3.3OP
F
i
L
针
C
IN
C
OUT
T
刺
3.3 V +/-5%
V
SS
- 0.3
V
IN
= V
DD
-5
V
IN
= 0 V ;输入没有上拉
-5
电阻
V
IN
= 0 V ;输入上拉
-200
电阻器
全部活动，C
L
=满负荷;
所有差分对三态
V
DD
= 3.3 V
99
逻辑输入
输出引脚电容
从V
DD
电截至1日
时钟
三角波调制
利盟调制
PLL带宽时，
PLL_BW=0
PLL带宽时，
PLL_BW=1
2.7
4
75
27
100
100
50
101
7
5
4.5
1.8
mA
mA
兆赫
nH
pF
pF
ms
千赫
千赫
千赫
兆赫
30
25
400
1.2
33
45
f
MOD
BW
V
DD
V
OLSMBUS
@ I
上拉
I
上拉
SMBus的SDATA引脚
T
RI2C
T
FI2C
（最大VIL - 0.15 ）至（最小VIH + 0.15 ）
（最小VIH + 0.15 ）至（最大VIL - 0.15 ）
5.5
0.4
V
V
mA
ns
ns
1000
300
通过设计和特性保证，而不是100 ％生产测试。
0852C—09/12/05
4
QQ：2881677436 复制
