集成
电路
系统公司
ICS97ULPA877A
1.8V低功耗宽范围频率时钟驱动器
推荐应用：
DDR2内存模块/零延迟板扇出
提供完整的DDR DIMM逻辑解决方案
ICSSSTU32864/SSTUF32864/SSTUF32866/
SSTUA32864/SSTUA32866/SSTUA32S868/
SSTUA32S865/SSTUA32S869
产品介绍/产品特点：
低偏移，低抖动PLL时钟驱动器
1至10差分时钟分配（ SSTL_18 ）
反馈引脚输入到输出的同步
扩频宽容投入
自动PD当输入信号是指在一定的逻辑状态
开关特性：
周期抖动： 40ps的（ DDR2-400 / 533 ）
30PS （ DDR2-667 / 800 ）
半周期抖动： 60ps的（ DDR2-400 / 533 ）
50ps的（ DDR2-667 / 800 ）
输出 - 输出偏斜： 40ps的（ DDR2-400 / 533 ）
30PS （ DDR2-667 / 800 ）
周期 - 周期抖动40ps的
引脚配置
1
A
B
C
D
E
F
G
H
J
K
2
3
4
5
6
52球BGA
顶视图
A
B
C
D
E
F
G
H
J
K
1
CLKT1
CLKC1
CLKC2
CLKT2
CLK_INT
CLK_INC
AGND
AVDD
CLKT3
CLKC3
2
CLKT0
GND
GND
VDDQ
VDDQ
VDDQ
VDDQ
GND
GND
CLKC4
3
CLKC0
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
CLKT4
4
CLKC5
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
CLKT9
5
CLKT5
GND
GND
OS
VDDQ
OE
VDDQ
GND
GND
CLKC9
6
CLKT6
CLKC6
CLKC7
CLKT7
FB_INT
FB_INC
FB_OUTC
FB_OUTT
CLKT8
CLKC8
框图
OE
OS
AV
DD
断电
控制和
测试逻辑
LD *或OE
LD * ，操作系统或操作环境
CLKC0
CLKT1
CLKC1
CLKT2
LD *
PLL旁路
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
CLKT5
CLKC5
CLK_INT
CLK_INC
10K-100k
PLL
GND
FB_INT
FB_INC
*逻辑检测（ LD ）对设备断电时，
逻辑低电平被施加到两个CLK_INT和CLK_INC 。
CLKT6
CLKC6
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
FB_OUTT
FB_OUTC
40
VDDQ
CLKC2
CLKT2
CLK_INT
CLK_INC
VDDQ
AGND
AVDD
VDDQ
GND
CLKC1
CLKT1
CLKT0
CLKC0
VDDQ
CLKC5
CLKT5
CLKT6
CLKC6
VDDQ
31
CLKT0
1
30
ICS97ULPA877A
10
21
11
20
CLKC7
CLKT7
VDDQ
FB_INT
FB_INC
FB_OUTC
FB_OUTT
VDDQ
OE
OS
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CLKT3
CLKC3
CLKC4
CLKT4
VDDQ
CLKT9
CLKC9
CLKC8
CLKT8
VDDQ
40引脚MLF
ICS97ULPA877A
引脚说明
TE R M I N A L
名字
AGND
AV
DD
CLK_INT
CLK_INC
FB_INT
FB_INC
FB_OUTT
FB_OUTC
OE
OS
GND
V
DDQ
CLKT [0： 9]
CLKC [0： 9]
NB
模拟地
A N A L 克对流动é
时钟输入使用（ 10K - 100K欧姆）下拉电阻
Complentar Y时钟输入，一个（ 10K - 100K欧姆）下拉电阻
反馈时钟输入
互补反馈时钟输入
反馈时钟输出
互补反馈时钟输出
输出使能（异步）
输出选择（连接到GND或V
DDQ
)
地
逻辑和输出功率
时钟输出
互补的时钟输出
无装球
描述
电动
特征
地
1.8 V额定
差分输入
差分输入
差分输入
差分输入
迪FF erential输出
迪FF erential输出
LVCMOS输入
LVCMOS输入
地
1.8V标称
差分输出
差分输出
PLL时钟缓冲器，
ICS97ULPA877A,
被设计用于为V
DDQ
1.8 V，一个AV
DD
1.8 V和差分数据输入，
输出电平。封装选择包括塑料52球VFBGA和40引脚MLF 。
ICS97ULPA877A
是分配的差分时钟输入对（ CLK_INT ， CLK_INC ）十一个零延迟缓冲器
差分对时钟输出（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ）和一个差分对反馈时钟输出（ FB_OUTT ，
FBOUTC ） 。时钟输出由输入时钟（ CLK_INT ， CLK_INC ） ，反馈时钟进行控制（ FB_INT ，
FB_INC ）时， LVCMOS方案引脚（ OE ， OS ）和模拟电源输入（ AVDD ） 。当OE为低电平时，输出端（除
FB_OUTT / FB_OUTC ）被禁用，同时内部PLL继续保持其锁定的频率。 OS （输出
选择）是一个程序引脚必须连接到GND或V
DDQ
。当OS为高时，参考将功能如上所述。当
OS低， OE对CLKT7 / CLKC7没有影响（它们除了FB_OUTT / FB_OUTC自由运行） 。当AV
DD
接地， PLL被关闭，旁路用于测试目的。
当两个时钟信号（ CLK_INT ， CLK_INC ）为逻辑低电平时，器件将进入低功耗模式。输入逻辑
在差分输入检测电路中，独立于输入缓冲器，将检测到逻辑低电平，并执行
低功率状态下，所有的输出，反馈和PLL被关闭。当从两者都是逻辑输入过渡
低到为差分信号时，PLL将被重新打开时，输入和输出将被启用和PLL
将得到的反馈时钟对（ FB_INT ， FB_INC ）与输入时钟对之间相位锁定（ CLK_INT ， CLK_INC ）
在规定的稳定时间t
刺
.
锁相环中
ICS97ULPA877A
时钟驱动器使用的输入时钟（ CLK_INT ， CLK_INC ）和反馈时钟（ FB_INT ，
FB_INC ），以提供高性能，低偏移，低抖动输出差分时钟（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ） 。
ICS97ULPA877A
还能够跟踪扩频时钟（ SSC ） ，从而降低EMI 。
ICS97ULPA877A
的特点是操作从0℃至70℃。
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2
ICS97ULPA877A
功能表
输入
AVDD
GND
GND
GND
GND
1.8V(nom)
1.8V(nom)
1.8V(nom)
1.8V(nom)
1.8V(nom)
1.8V(nom)
OE
H
H
L
L
L
L
H
H
X
X
OS
X
X
H
L
H
L
X
X
X
X
CLK_INT
L
H
L
H
L
H
L
H
L
H
CLK_INT
H
L
H
L
H
L
H
L
L
H
CLKT
L
H
* L （ Z）
* L （ Z）
CLKT7
活跃
* L （ Z）
* L （ Z）
CLKT7
活跃
L
H
* L （ Z）
CLKC
H
L
* L （ Z）
* L （ Z）
CLKC7
活跃
* L （ Z）
* L （ Z）
CLKC7
活跃
H
L
* L （ Z）
输出
PLL
FB_OUTT
L
H
L
H
L
H
FB_OUTC
H
L
H
L
旁路/关
旁路/关
旁路/关
旁路/关
H
L
On
On
L
H
* L （ Z）
RESER VED
H
L
* L （ Z）
On
On
关闭
* L （ Z）是指输出被禁止，以较低的陈述会议上我
ODL
极限。
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3
ICS97ULPA877A
绝对最大额定值
电源电压（ VDDQ & AVDD ） 。 。 。 。 。 。 。 。 。
逻辑输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
工作环境温度。 。 。 。 。 。 。 。 。 。
储存温度。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
-0.5V至2.5V
GND - 0.5V至V
DDQ
+ 0.5V
0 ° C至+ 70°C
-65 ° C至+ 150°C
超出上述上市
绝对最大额定值
可能对器件造成永久性损坏。这些
额定值仅应力的规格和装置的这些功能操作或上述任何其他情况
在规范的业务部门所列出的是不是暗示。暴露在绝对最大额定值条件
长时间可能会影响产品的可靠性。
电气特性 - 输入/电源/通用输出参数
TA = 0 - 70 ℃;电源电压AVDDQ ， VDDQ = 1.8 V +/- 0.1V （除非另有说明）
符号
民
典型值
参数
条件
输入高电流
I
IH
V
I
= V
DDQ
或GND
（ CLK_INT ， CLK_INC ）
输入低电平电流（ OE ，
I
IL
V
I
= V
DDQ
或GND
操作系统， FB_INT ， FB_INC ）
禁止输出低
OE = L，V
ODL
= 100mV的
I
ODL
100
当前
I
DD1.8
C
L
= 0pF @ 410MHz
工作电源
当前
C
L
= 0pF
I
DDLD
V
DDQ
= 1.7V Iin的= -18mA
V
IK
输入钳位电压
V
DDQ
- 0.2
I
OH
= -100
A
V
OH
高电平输出电压
I
OH
= -9毫安
1.1
1.45
I
OL
=100
A
0.25
V
OL
低电平输出电压
I
OL
= 9毫安
1
C
IN
V
I
= GND或V
DDQ
2
输入电容
1
C
OUT
2
V
OUT
= GND或V
DDQ
输出电容
1
最大
±250
±10
单位
A
A
A
300
500
-1.2
0.10
0.6
3
3
mA
A
V
V
V
V
V
pF
pF
通过设计保证，而不是100 ％生产测试。
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ICS97ULPA877A
推荐运行条件
（见注1）
T
A
= -40°C - 85°C ;电源电压AVDD ， VDDQ = 1.8 V +/- 0.1V （除非另有说明）
参数
电源电压
低电平输入电压
符号
V
DDQ
, A
VDD
V
IL
条件
民
1.7
典型值
1.8
最大
1.9
0.35 x垂直
DDQ
0.35 x垂直
DDQ
单位
V
V
V
V
V
V
DDQ
+ 0.3
V
DDQ
+ 0.4
V
DDQ
+ 0.4
V
DDQ
/2 + 0.10
V
V
V
V
V
mA
mA
°C
高电平输入电压
直流输入信号电压
（注2 ）
差分输入信号
电压（注3）
输出差分交叉
电压（注4 ）
输入差分交叉
电压（注4 ）
高电平输出电流
低电平输出电流
工作自由空气
温度
V
IH
V
IN
CLK_INT ， CLK_INC ， FB_INC ，
FB_INT
OE ， OS
CLK_INT ， CLK_INC ， FB_INC ，
0.65 * V
DDQ
FB_INT
OE ， OS
0.65 * V
DDQ
-0.3
DC - CLK_INT ， CLK_INC ，
FB_INC ， FB_INT
AC - CLK_INT ， CLK_INC ，
FB_INC ， FB_INT
0.3
0.6
V
DDQ
/2 - 0.10
V
ID
V
OX
V
IX
I
OH
I
OL
T
A
V
DDQ
/2 - 0.15 V
DD
/2 V
DDQ
2 + 0.15
-9
9
-40
85
注意事项：
1.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
2.直流输入信号电压用于差分输入的允许直流执行。
3.差分输入信号电压指定的差分电压[VTR - VCP ]
需要切换，其中VTR是真正的输入电平，并VCP是
互补的输入电平。
4.差分交叉点电压，预计跟踪V的变化
DDQ
并且是
电压，在该差分信号必须穿越。
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