集成
电路
系统公司
ICS952703
初步产品预览
可编程定时控制中心的K7
TM
系统
推荐应用：
SiS741芯片组的风格与964南桥。
特点/优势：
可选的同步/异步AGP / PCI
频率
可编程输出频率。
输出特点：
可编程输出分频比。
1 - 对差分漏极开路输出的CPU
可编程输出上升/下降时间。
1 - 单端漏极开路输出的CPU
可编程输出歪斜。
1 - 对当前模式的差分串行参考时钟
可编程扩频百分比EMI控制。
8 - PCICLK @ 3.3V ，包括2条PCI时钟自由运行
看门狗定时器技术来重置系统
2 - AGPCLK @ 3.3V
如果系统出现故障。
3 - REF @ 3.3V
可编程看门狗安全的频率。
2 - ZCLK @ 3.3V
支持的I2C索引读/写和块读/写
2 - IOAPIC @ 2.5V
操作。
1 - 12_48MHz @ 3.3V
使用外部14.318MHz的参考输入。
1 - 24_48MHz @ 3.3V
关键的特定连接的阳离子：
CPU输出抖动<250ps
AGP输出抖动<250ps
ZCLK输出抖动<250ps
PCI输出抖动<500ps
CPU ， AGP / PCI / ZCLK歪斜：为2.5ns 3.5ns的
的功能
Bit4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Bit3
FS3
0
0
0
0
0
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0
0
1
1
1
1
1
1
1
1
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1
1
1
1
1
1
1
1
Bit2
FS2
0
0
0
0
1
1
1
1
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0
0
1
1
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0
0
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1
1
1
1
0
0
0
0
1
1
1
1
Bit1
FS1
0
0
1
1
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1
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1
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0
1
1
Bit0
FS0
0
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1
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1
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1
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1
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1
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1
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1
0
1
0
1
0
1
0
1
0
1
中央处理器
兆赫
200.00
200.01
200.97
190.11
100.00
100.00
100.99
95.00
166.66
166.65
161.59
151.97
133.33
133.34
133.98
126.66
206.02
210.00
214.06
217.90
103.01
105.00
106.99
109.01
164.66
167.91
171.22
174.38
137.32
140.00
142.67
145.33
SRC
兆赫
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
ZCLK
兆赫
133.33
133.34
133.98
126.74
133.33
133.34
134.66
126.66
133.33
133.32
129.27
121.57
133.33
133.34
133.98
126.66
137.35
140.00
142.70
145.27
137.35
140.00
142.65
145.35
131.73
134.33
136.98
139.50
137.32
140.00
142.67
145.33
AGP
兆赫
66.66
66.67
66.99
63.37
66.66
66.67
67.33
63.33
66.66
66.66
64.64
60.79
66.66
66.67
66.99
63.33
68.67
70.00
71.35
72.63
68.67
70.00
71.33
72.68
65.86
67.17
68.49
69.75
68.66
70.00
71.34
72.66
PCI
兆赫
33.33
33.33
33.49
31.69
33.33
33.33
33.66
31.67
33.33
33.33
32.32
30.39
33.33
33.33
33.49
31.67
34.34
35.00
35.68
36.32
34.34
35.00
35.66
36.34
32.93
33.58
34.24
34.88
34.33
35.00
35.67
36.33
引脚配置
VDDREF 1
** FS0 / REF0 2
** FS1 / REF1 3
**模式/ REF2 4
GNDREF 5
X1 6
X2 7
GNDZ 8
ZCLK0 9
VDDZ 11
SCLK 12
VDDPCI 13
* FS2 / PCICLK_F0 14
* FS3 / PCICLK_F1 15
PCICLK0 16
PCICLK1 17
GNDPCI 18
VDDPCI 19
PCICLK2 20
* （ PCI_STOP ＃ ） PCICLK3 21
* （ CPU_STOP ＃ ） PCICLK4 22
* （ PD ＃ ） PCICLK5 23
GNDPCI 24
48 VDDLAPIC
47 IOAPIC1
46 IOAPIC0
45 GNDAPIC
44 VDDSRC
43 SRCCLKT
42 SRCCLKC
41 GND
ICS952703
ZCLK1 10
40 CPUCLKODT1
39 GNDCPU
38 CPUCLKODT0
37 CPUCLKODC0
36 AVDD
35 AGND
34 IREF
33 SDATA
32 GNDAGP
31 AGPCLK0
30 AGPCLK1
29 VDDAGP
28 AVDD48
27 12_48MHz / SEL12_48 ＃兆赫*
26 24_48MHz / SEL24_48 ＃ MHz的**
25 GND48
48-SSOP
*内部上拉电阻
**内部下拉电阻
这个输出有1.5X驱动强度
0813B—05/17/05
集成
电路
系统公司
ICS952703
初步产品预览
概述
该
ICS952703
对于使用SiS741芯片组风格的桌面设计的双芯片时钟解决方案。当具有零延迟用
缓冲液如ICS9179-16为PC133或用于DDR应用它提供了所有必要的时钟信号的ICS93735
对于这样的系统。
该
ICS952703
是ICS时钟发生器和缓冲器一个全新的线叫做TCH （时序控制集线器）的一部分。 ICS是
率先推出全产品线，提供全面的可编程性和灵活性在一个时钟设备。采用
使用可编程的串行I的
2
C接口，该装置可以通过配置频率设置调节输出时钟，所述
输出分频比，选择理想的传播率，输出偏斜，输出强度，以及启用/禁用每
独立的输出时钟。 TCH还采用了ICS的看门狗定时器技术和复位功能，以提供一个安全的环境
在不稳定的系统条件。 M / N控制的可配置输出频率分辨率可达为0.1MHz增量。
框图
PLL2
频率
分频器
12_48MHZ
24_48MHZ
X1
X2
CPU_STOP ＃
PCI_STOP ＃
SCLK
SEL24_48MHZ
SEL12_48MHz
PD ＃
SDATA
FS（ 3：0 ）
模式
控制
逻辑
可编程
传播
PLL1
可编程
频率
分频器
停止
逻辑
XTAL
REF（ 2：0 ）
CPUCLKODT （1： 0）
CPUCLKODC0
SRCCLKT
SRCCLKC
IOAPIC （1： 0）
PCICLKF （1： 0）
PCICLK （ 5:0）
ZCLK （1： 0）
AGPCLK （1： 0）
0813B—05/17/05
2
集成
电路
系统公司
ICS952703
初步产品预览
引脚说明
引脚号引脚名
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
VDDref
**FS0/REF0
**FS1/REF1
**Mode/REF2
GNDREF
X1
X2
GNDZ
ZCLK0
ZCLK1
VDDZ
SCLK
VDDpci
*FS2/PCICLK_F0
*FS3/PCICLK_F1
PCICLK0
PCICLK1
GNDPCI
VDDpci
PCICLK2
*(PCI_STOP#)PCICLK3
*(CPU_STOP#)PCICLK4
*(PD#)PCICLK5
GNDPCI
GND48
24_48MHz/SEL24_48#MHz**~
12_48MHz/SEL12_48#MHz*
AVDD48
VddAGP
AGPCLK1
AGPCLK0
GNDAGP
SDATA
IREF
AGND
AVDD
CPUCLKODC0
CPUCLKODT0
GNDCPU
CPUCLKODT1
GND
SRCCLKC
SRCCLKT
VDDSRC
GNDAPIC
IOAPIC0
IOAPIC1
VddLAPIC
针
TYPE
PWR
I / O
I / O
I / O
PWR
IN
OUT
PWR
OUT
OUT
PWR
IN
PWR
I / O
I / O
OUT
OUT
PWR
PWR
OUT
I / O
I / O
I / O
PWR
PWR
I / O
I / O
PWR
PWR
OUT
OUT
PWR
I / O
OUT
PWR
PWR
OUT
OUT
PWR
OUT
PWR
OUT
OUT
PWR
PWR
OUT
OUT
PWR
描述
参考文献， XTAL电源，标称3.3V
频率选择锁存输入引脚/ 14.318 MHz的参考时钟。
频率选择锁存输入引脚/ 14.318 MHz的参考时钟。
功能选择锁存输入引脚， 0 =桌面模式， 1 =移动模式/参考时钟输出。
接地引脚REF输出。
晶振输入，名义上14.318MHz 。
晶振输出，名义上14.318MHz
接地引脚输出ZCLK
3.3V Hyperzip时钟输出。
3.3V Hyperzip时钟输出。
电源为ZCLK时钟，标称3.3V
对I2C电路可承受5V时钟引脚
电源为PCI时钟，标称3.3V
频率选择锁存输入引脚/ 3.3V PCI自由运行的时钟输出。
频率选择锁存输入引脚/ 3.3V PCI自由运行的时钟输出。
PCI时钟输出。
PCI时钟输出。
接地引脚输出的PCI
电源为PCI时钟，标称3.3V
PCI时钟输出。
停止除PCICLK_F时钟的所有PCICLKs逻辑0电平，当输入为低电平。这
输入由模式选择引脚/ PCI时钟输出被激活。
停止除CPUCLK_F时钟的所有CPUCLKs逻辑0电平，当输入为低电平。这
输入由模式选择引脚/ PCI时钟输出被激活。
异步低电平有效输入引脚用来关闭该设备的供电进入低功耗状态/
PCI时钟输出。
接地引脚输出的PCI
接地引脚为48MHz的输出
24 / 48MHz的输出24 / 48MHz的时钟输出/锁存选择输入。 0 =为48MHz ， 1 = 24MHz的。
12 / 48MHz的输出12 / 48MHz的时钟输出/锁存选择输入。 0 =为48MHz ， 1 = 12MHz的。
功率为24 / 48MHz的输出和固定PLL内核，标称3.3V
电源为AGP时钟，标称3.3V
AGP时钟输出
AGP时钟输出
接地引脚输出的AGP
数据引脚为I2C电路， 5V容限
该引脚建立基准电流为SRCCLK对。该引脚需要一个固定的
精密电阻器连接到地，以便建立相应的电流。
模拟接地引脚为核心PLL
3.3V模拟电源引脚核心PLL
"Complememtary"时钟的差分对CPU输出。这些开漏输出需要
外部1.5V上拉。
的差分对CPU输出真实时钟。这些漏极开路输出，需要一个外部
1.5V上拉。
接地引脚CPU输出
的差分对CPU输出真实时钟。这些漏极开路输出，需要一个外部
1.5V上拉。
接地引脚。
互补差分对S-ATA的支持时钟。
+/- 300ppm的要求的精度。
差分对S-ATA的支持真正的时钟。
+/- 300ppm的要求的精度。
供应SRC时钟，标称3.3V
接地引脚IOAPIC输出。
IOAPIC时钟输出，公称2.5V 。
IOAPIC时钟输出，公称2.5V 。
电源引脚的IOAPIC输出。 2.5V 。
*内部上拉电阻**内部下拉电阻 1.5X驱动强度
0813B—05/17/05
3
集成
电路
系统公司
ICS952703
初步产品预览
对于ICS952703一般的SMBus串行接口信息
如何写：
控制器（主机）发送一个起始位。
控制器（主机）发送写地址D2
(H)
ICS时钟将
应答
控制器（主机）发送起始字节位置= N
ICS时钟将
应答
控制器（主机）发送的数据的字节计数= X
ICS时钟将
应答
控制器（主机）开始发送
字节n通过
字节N + X -1
（见注2 ）
ICS时钟将
应答
每个字节
一次一个地
控制器（主机）发送一个停止位
如何阅读：
控制器（主机）将发送起始位。
控制器（主机）发送写地址D2
(H)
ICS时钟将
应答
控制器（主机）发送开始时字节
位置= N
ICS时钟将
应答
控制器（主机）将派遣一个独立的起始位。
控制器（主机）发出读地址D3
(H)
ICS时钟将
应答
ICS时钟将发送数据字节数= X
ICS时钟发送
字节N + X -1
ICS时钟发送
字节0至字节X（如果X
(H)
被写入字节8 ）
.
控制器（主机）需要确认每个
字节
Controllor （主机）将发送一个不应答位
控制器（主机）将发送一个停止位
索引块写操作
控制器（主机）
开始位
T
从地址D2
(H)
WR
写
起始字节= N
确认
数据字节数= X
确认
开始的字节n
确认
X字节
ICS （从/接收器）
索引块读操作
控制器（主机）
T
开始位
从地址D2
(H)
WR
写
起始字节= N
确认
RT
重复启动
从地址D3
(H)
RD
读
确认
数据字节数= X
确认
开始的字节n
确认
X字节
ICS （从/接收器）
确认
确认
字节N + X - 1
确认
P
停止位
字节N + X - 1
N
P
无应答
停止位
0813B—05/17/05
4
集成
电路
系统公司
ICS952703
初步产品预览
可编程定时控制中心的K7
TM
系统
推荐应用：
SiS741芯片组的风格与964南桥。
特点/优势：
可选的同步/异步AGP / PCI
频率
可编程输出频率。
输出特点：
可编程输出分频比。
1 - 对差分漏极开路输出的CPU
可编程输出上升/下降时间。
1 - 单端漏极开路输出的CPU
可编程输出歪斜。
1 - 对当前模式的差分串行参考时钟
可编程扩频百分比EMI控制。
8 - PCICLK @ 3.3V ，包括2条PCI时钟自由运行
看门狗定时器技术来重置系统
2 - AGPCLK @ 3.3V
如果系统出现故障。
3 - REF @ 3.3V
可编程看门狗安全的频率。
2 - ZCLK @ 3.3V
支持的I2C索引读/写和块读/写
2 - IOAPIC @ 2.5V
操作。
1 - 12_48MHz @ 3.3V
使用外部14.318MHz的参考输入。
1 - 24_48MHz @ 3.3V
关键的特定连接的阳离子：
CPU输出抖动<250ps
AGP输出抖动<250ps
ZCLK输出抖动<250ps
PCI输出抖动<500ps
CPU ， AGP / PCI / ZCLK歪斜：为2.5ns 3.5ns的
的功能
Bit4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Bit3
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Bit2
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Bit1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Bit0
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
兆赫
200.00
200.01
200.97
190.11
100.00
100.00
100.99
95.00
166.66
166.65
161.59
151.97
133.33
133.34
133.98
126.66
206.02
210.00
214.06
217.90
103.01
105.00
106.99
109.01
164.66
167.91
171.22
174.38
137.32
140.00
142.67
145.33
SRC
兆赫
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
100.00
ZCLK
兆赫
133.33
133.34
133.98
126.74
133.33
133.34
134.66
126.66
133.33
133.32
129.27
121.57
133.33
133.34
133.98
126.66
137.35
140.00
142.70
145.27
137.35
140.00
142.65
145.35
131.73
134.33
136.98
139.50
137.32
140.00
142.67
145.33
AGP
兆赫
66.66
66.67
66.99
63.37
66.66
66.67
67.33
63.33
66.66
66.66
64.64
60.79
66.66
66.67
66.99
63.33
68.67
70.00
71.35
72.63
68.67
70.00
71.33
72.68
65.86
67.17
68.49
69.75
68.66
70.00
71.34
72.66
PCI
兆赫
33.33
33.33
33.49
31.69
33.33
33.33
33.66
31.67
33.33
33.33
32.32
30.39
33.33
33.33
33.49
31.67
34.34
35.00
35.68
36.32
34.34
35.00
35.66
36.34
32.93
33.58
34.24
34.88
34.33
35.00
35.67
36.33
引脚配置
VDDREF 1
** FS0 / REF0 2
** FS1 / REF1 3
**模式/ REF2 4
GNDREF 5
X1 6
X2 7
GNDZ 8
ZCLK0 9
VDDZ 11
SCLK 12
VDDPCI 13
* FS2 / PCICLK_F0 14
* FS3 / PCICLK_F1 15
PCICLK0 16
PCICLK1 17
GNDPCI 18
VDDPCI 19
PCICLK2 20
* （ PCI_STOP ＃ ） PCICLK3 21
* （ CPU_STOP ＃ ） PCICLK4 22
* （ PD ＃ ） PCICLK5 23
GNDPCI 24
48 VDDLAPIC
47 IOAPIC1
46 IOAPIC0
45 GNDAPIC
44 VDDSRC
43 SRCCLKT
42 SRCCLKC
41 GND
ICS952703
ZCLK1 10
40 CPUCLKODT1
39 GNDCPU
38 CPUCLKODT0
37 CPUCLKODC0
36 AVDD
35 AGND
34 IREF
33 SDATA
32 GNDAGP
31 AGPCLK0
30 AGPCLK1
29 VDDAGP
28 AVDD48
27 12_48MHz / SEL12_48 ＃兆赫*
26 24_48MHz / SEL24_48 ＃ MHz的**
25 GND48
48-SSOP
*内部上拉电阻
**内部下拉电阻
这个输出有1.5X驱动强度
0813B—05/17/05
集成
电路
系统公司
ICS952703
初步产品预览
概述
该
ICS952703
对于使用SiS741芯片组风格的桌面设计的双芯片时钟解决方案。当具有零延迟用
缓冲液如ICS9179-16为PC133或用于DDR应用它提供了所有必要的时钟信号的ICS93735
对于这样的系统。
该
ICS952703
是ICS时钟发生器和缓冲器一个全新的线叫做TCH （时序控制集线器）的一部分。 ICS是
率先推出全产品线，提供全面的可编程性和灵活性在一个时钟设备。采用
使用可编程的串行I的
2
C接口，该装置可以通过配置频率设置调节输出时钟，所述
输出分频比，选择理想的传播率，输出偏斜，输出强度，以及启用/禁用每
独立的输出时钟。 TCH还采用了ICS的看门狗定时器技术和复位功能，以提供一个安全的环境
在不稳定的系统条件。 M / N控制的可配置输出频率分辨率可达为0.1MHz增量。
框图
PLL2
频率
分频器
12_48MHZ
24_48MHZ
X1
X2
CPU_STOP ＃
PCI_STOP ＃
SCLK
SEL24_48MHZ
SEL12_48MHz
PD ＃
SDATA
FS（ 3：0 ）
模式
控制
逻辑
可编程
传播
PLL1
可编程
频率
分频器
停止
逻辑
XTAL
REF（ 2：0 ）
CPUCLKODT （1： 0）
CPUCLKODC0
SRCCLKT
SRCCLKC
IOAPIC （1： 0）
PCICLKF （1： 0）
PCICLK （ 5:0）
ZCLK （1： 0）
AGPCLK （1： 0）
0813B—05/17/05
2
集成
电路
系统公司
ICS952703
初步产品预览
引脚说明
引脚号引脚名
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
VDDref
**FS0/REF0
**FS1/REF1
**Mode/REF2
GNDREF
X1
X2
GNDZ
ZCLK0
ZCLK1
VDDZ
SCLK
VDDpci
*FS2/PCICLK_F0
*FS3/PCICLK_F1
PCICLK0
PCICLK1
GNDPCI
VDDpci
PCICLK2
*(PCI_STOP#)PCICLK3
*(CPU_STOP#)PCICLK4
*(PD#)PCICLK5
GNDPCI
GND48
24_48MHz/SEL24_48#MHz**~
12_48MHz/SEL12_48#MHz*
AVDD48
VddAGP
AGPCLK1
AGPCLK0
GNDAGP
SDATA
IREF
AGND
AVDD
CPUCLKODC0
CPUCLKODT0
GNDCPU
CPUCLKODT1
GND
SRCCLKC
SRCCLKT
VDDSRC
GNDAPIC
IOAPIC0
IOAPIC1
VddLAPIC
针
TYPE
PWR
I / O
I / O
I / O
PWR
IN
OUT
PWR
OUT
OUT
PWR
IN
PWR
I / O
I / O
OUT
OUT
PWR
PWR
OUT
I / O
I / O
I / O
PWR
PWR
I / O
I / O
PWR
PWR
OUT
OUT
PWR
I / O
OUT
PWR
PWR
OUT
OUT
PWR
OUT
PWR
OUT
OUT
PWR
PWR
OUT
OUT
PWR
描述
参考文献， XTAL电源，标称3.3V
频率选择锁存输入引脚/ 14.318 MHz的参考时钟。
频率选择锁存输入引脚/ 14.318 MHz的参考时钟。
功能选择锁存输入引脚， 0 =桌面模式， 1 =移动模式/参考时钟输出。
接地引脚REF输出。
晶振输入，名义上14.318MHz 。
晶振输出，名义上14.318MHz
接地引脚输出ZCLK
3.3V Hyperzip时钟输出。
3.3V Hyperzip时钟输出。
电源为ZCLK时钟，标称3.3V
对I2C电路可承受5V时钟引脚
电源为PCI时钟，标称3.3V
频率选择锁存输入引脚/ 3.3V PCI自由运行的时钟输出。
频率选择锁存输入引脚/ 3.3V PCI自由运行的时钟输出。
PCI时钟输出。
PCI时钟输出。
接地引脚输出的PCI
电源为PCI时钟，标称3.3V
PCI时钟输出。
停止除PCICLK_F时钟的所有PCICLKs逻辑0电平，当输入为低电平。这
输入由模式选择引脚/ PCI时钟输出被激活。
停止除CPUCLK_F时钟的所有CPUCLKs逻辑0电平，当输入为低电平。这
输入由模式选择引脚/ PCI时钟输出被激活。
异步低电平有效输入引脚用来关闭该设备的供电进入低功耗状态/
PCI时钟输出。
接地引脚输出的PCI
接地引脚为48MHz的输出
24 / 48MHz的输出24 / 48MHz的时钟输出/锁存选择输入。 0 =为48MHz ， 1 = 24MHz的。
12 / 48MHz的输出12 / 48MHz的时钟输出/锁存选择输入。 0 =为48MHz ， 1 = 12MHz的。
功率为24 / 48MHz的输出和固定PLL内核，标称3.3V
电源为AGP时钟，标称3.3V
AGP时钟输出
AGP时钟输出
接地引脚输出的AGP
数据引脚为I2C电路， 5V容限
该引脚建立基准电流为SRCCLK对。该引脚需要一个固定的
精密电阻器连接到地，以便建立相应的电流。
模拟接地引脚为核心PLL
3.3V模拟电源引脚核心PLL
"Complememtary"时钟的差分对CPU输出。这些开漏输出需要
外部1.5V上拉。
的差分对CPU输出真实时钟。这些漏极开路输出，需要一个外部
1.5V上拉。
接地引脚CPU输出
的差分对CPU输出真实时钟。这些漏极开路输出，需要一个外部
1.5V上拉。
接地引脚。
互补差分对S-ATA的支持时钟。
+/- 300ppm的要求的精度。
差分对S-ATA的支持真正的时钟。
+/- 300ppm的要求的精度。
供应SRC时钟，标称3.3V
接地引脚IOAPIC输出。
IOAPIC时钟输出，公称2.5V 。
IOAPIC时钟输出，公称2.5V 。
电源引脚的IOAPIC输出。 2.5V 。
*内部上拉电阻**内部下拉电阻 1.5X驱动强度
0813B—05/17/05
3
集成
电路
系统公司
ICS952703
初步产品预览
对于ICS952703一般的SMBus串行接口信息
如何写：
控制器（主机）发送一个起始位。
控制器（主机）发送写地址D2
(H)
ICS时钟将
应答
控制器（主机）发送起始字节位置= N
ICS时钟将
应答
控制器（主机）发送的数据的字节计数= X
ICS时钟将
应答
控制器（主机）开始发送
字节n通过
字节N + X -1
（见注2 ）
ICS时钟将
应答
每个字节
一次一个地
控制器（主机）发送一个停止位
如何阅读：
控制器（主机）将发送起始位。
控制器（主机）发送写地址D2
(H)
ICS时钟将
应答
控制器（主机）发送开始时字节
位置= N
ICS时钟将
应答
控制器（主机）将派遣一个独立的起始位。
控制器（主机）发出读地址D3
(H)
ICS时钟将
应答
ICS时钟将发送数据字节数= X
ICS时钟发送
字节N + X -1
ICS时钟发送
字节0至字节X（如果X
(H)
被写入字节8 ）
.
控制器（主机）需要确认每个
字节
Controllor （主机）将发送一个不应答位
控制器（主机）将发送一个停止位
索引块写操作
控制器（主机）
开始位
T
从地址D2
(H)
WR
写
起始字节= N
确认
数据字节数= X
确认
开始的字节n
确认
X字节
ICS （从/接收器）
索引块读操作
控制器（主机）
T
开始位
从地址D2
(H)
WR
写
起始字节= N
确认
RT
重复启动
从地址D3
(H)
RD
读
确认
数据字节数= X
确认
开始的字节n
确认
X字节
ICS （从/接收器）
确认
确认
字节N + X - 1
确认
P
停止位
字节N + X - 1
N
P
无应答
停止位
0813B—05/17/05
4
QQ：2880707522 复制
