集成
电路
系统公司
ICS952623
超前信息
可编程定时控制中心的下一代P4 处理器
推荐应用：
CK409时钟，英特尔黄色封面的一部分
输出特点：
3 - 0.7V电流模式差分的CPU对
1 - 0.7V电流模式差分SRC对
7 - PCI （ 33MHz的）
3 - PCICLK_F ， （ 33MHz的）自由运行
1 - USB ， 48MHz的
1 - DOT ， 48MHz的
2 - REF ， 14.318MHz
4 - 3V66 ， 66.66MHz
1 - VCH / 3V66 ，可选的48MHz或66MHz的
关键的特定连接的阳离子：
CPU / SRC输出循环周期抖动<精度为125ps
3V66输出循环周期抖动< 250PS
PCI输出循环周期抖动< 250PS
CPU输出歪斜： < 100ps的
+/-对CPU & SRC时钟300ppm的频率精度
特点/优势：
支持紧ppm的精度的时钟串行ATA
支持扩频调制， 0至-0.5 ％
向下蔓延和+/- 0.25 ％传播中心
支持CPU CLKS高达400MHz的测试模式
使用外部14.318MHz晶振
支持无驱动差分CPU ， SRC一对PD ＃
和CPU_STOP ＃的电源管理。
引脚配置
的功能
中央处理器
B6b5 FS_A FS_B兆赫
0
0
100
0
MID编号/ N
0
0
1
200
0
1
0
133
1
1
166
1
MID高阻
0
0
200
0
1
400
1
1
0
266
1
1
333
SRC
兆赫
100/200
REF / N
1
100/200
100/200
100/200
高阻
100/200
100/200
100/200
100/200
3V66
兆赫
66.66
REF / N
2
66.66
66.66
66.66
高阻
66.66
66.66
66.66
66.66
PCI
兆赫
33.33
REF / N
3
33.33
33.33
33.33
高阻
33.33
33.33
33.33
33.33
REF ü
SB / DOT
兆赫
兆赫
14.318
48.00
REF / N
4
REF / N
5
14.318
48.00
14.318
48.00
14.318
48.00
高阻
高阻
14.318
48.00
14.318
48.00
14.318
48.00
14.318
48.00
REF0
REF1
VDDref
X1
X2
GND
PCICLK_F0
PCICLK_F1
PCICLK_F2
VDDpci
GND
PCICLK0
PCICLK1
PCICLK2
PCICLK3
VDDpci
GND
PCICLK4
PCICLK5
PCICLK6
PD ＃
3V66_0
3V66_1
VDD3V66
GND
3V66_2
3V66_3
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
FS_B
VDDA
GNDA
GND
IREF
FS_A
CPU_STOP ＃
PCI_STOP ＃
VDDcpu
CPUCLKT2
CPUCLKC2
GND
CPUCLKT1
CPUCLKC1
VDDcpu
CPUCLKT0
CPUCLKC0
GND
SRCCLKT
SRCCLKC
VDD
VTT_PWRGD ＃
VDD48
GND
48MHz_DOT
48MHz_USB
SDATA
3V66_4/VCH
56引脚SSOP & TSSOP
0758—02/08/05
超前信息
文档包含在产品中形成或设计阶段的开发信息。特征数据和其他规格的设计目标。
ICS保留随时更改或恕不另行通知停止这些产品的权利。第三方的品牌和名称均为其各自所有者的财产。
ICS952623
集成
电路
系统公司
ICS952623
超前信息
引脚说明
针
#
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
引脚名称
REF0
REF1
VDDref
X1
X2
GND
PCICLK_F0
PCICLK_F1
PCICLK_F2
VDDpci
GND
PCICLK0
PCICLK1
PCICLK2
PCICLK3
VDDpci
GND
PCICLK4
PCICLK5
PCICLK6
PIN TYPE
OUT
OUT
PWR
IN
OUT
PWR
OUT
OUT
OUT
PWR
PWR
OUT
OUT
OUT
OUT
PWR
PWR
OUT
OUT
OUT
描述
14.318 MHz参考时钟。
14.318 MHz参考时钟。
参考文献， XTAL电源，标称3.3V
晶振输入，名义上14.318MHz 。
晶振输出，名义上14.318MHz
接地引脚。
自由运行PCI时钟不受PCI_STOP ＃ 。
自由运行PCI时钟不受PCI_STOP ＃ 。
自由运行PCI时钟不受PCI_STOP ＃ 。
电源为PCI时钟，标称3.3V
接地引脚。
PCI时钟输出。
PCI时钟输出。
PCI时钟输出。
PCI时钟输出。
电源为PCI时钟，标称3.3V
接地引脚。
PCI时钟输出。
PCI时钟输出。
PCI时钟输出。
异步低电平有效输入引脚用于关断器件
进入低功率状态。内部时钟被禁用，
VCO和晶体被停止。电源的延迟降低
将不大于具有1.8ms 。内部上拉电阻的标称150K 。
3.3V 66.66MHz时钟输出
3.3V 66.66MHz时钟输出
电源引脚为3V66时钟。
接地引脚。
3.3V 66.66MHz时钟输出
3.3V 66.66MHz时钟输出
对I2C电路可承受5V时钟引脚
21
PD ＃
IN
22
23
24
25
26
27
28
3V66_0
3V66_1
VDD3V66
GND
3V66_2
3V66_3
SCLK
OUT
OUT
PWR
PWR
OUT
OUT
IN
0758—02/08/05
2
集成
电路
系统公司
ICS952623
超前信息
引脚说明（续）
针
#
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
引脚名称
3V66_4/VCH
SDATA
48MHz_USB
48MHz_DOT
GND
VDD48
VTT_PWRGD ＃
VDD
SRCCLKC
SRCCLKT
GND
CPUCLKC0
CPUCLKT0
VDDcpu
CPUCLKC1
CPUCLKT1
GND
CPUCLKC2
CPUCLKT2
VDDcpu
PCI_STOP ＃
CPU_STOP ＃
FS_A
IREF
GND
GNDA
VDDA
FS_B
PIN TYPE
OUT
I / O
OUT
OUT
PWR
PWR
IN
PWR
OUT
OUT
PWR
OUT
OUT
PWR
OUT
OUT
PWR
OUT
OUT
PWR
IN
IN
IN
OUT
PWR
PWR
PWR
IN
描述
66.66MHz时钟输出的AGP的支持。 AGP -PCI应
同为500ps的歪斜窗口公差对齐。
VCH为48MHz的时钟输出的视频控制器中枢。
数据引脚为I2C电路， 5V容限
48MHz的时钟输出。
48MHz的时钟输出。
接地引脚。
功率为48MHz的输出缓冲器和固定PLL内核。
这个3.3V的LVTTL输入是用来确定一个电平敏感的选通
当锁存器的输入是有效的，并准备进行采样。这是一
低电平有效输入。
电源为SRC时钟，标称3.3V
互补差分对S-ATA的支持时钟。
+/- 300ppm的要求的精度。
差分对S-ATA的支持真正的时钟。
+/- 300ppm的要求的精度。
接地引脚。
"Complementary"时钟的差分对CPU输出。这些都是
电流模式输出。外部电阻器所需的电压
偏见。
"True"时钟的差分对CPU输出。这些都是当前
模式的输出。外部电阻器所需的偏压。
供应CPU时钟，标称3.3V
"Complementary"时钟的差分对CPU输出。这些都是
电流模式输出。外部电阻器所需的电压
偏见。
"True"时钟的差分对CPU输出。这些都是当前
模式的输出。外部电阻器所需的偏压。
接地引脚。
"Complementary"时钟的差分对CPU输出。这些都是
电流模式输出。外部电阻器所需的电压
偏见。
"True"时钟的差分对CPU输出。这些都是当前
模式的输出。外部电阻器所需的偏压。
供应CPU时钟，标称3.3V
停止所有PCICLKs和SRC对除了PCICLK_F时钟的
逻辑0电平，当输入为低电平。 PCI和SRC时钟可以设定为
Free_Running通过I2C 。内部上拉电阻的标称150K 。
除了停止自由运行时钟的所有CPUCLK 。内部上拉
150K的名义
频率选择引脚，参见功能频率表
IREF建立基准电流为CPUCLK的对。一
固定精密电阻连接到地，需要建立
适当的电流。
接地引脚。
接地引脚为核心。
3.3V电源为PLL内核。
频率选择引脚，参见功能频率表
0758—02/08/05
3
集成
电路
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ICS952623
超前信息
概述
ICS952623
遵循英特尔CK409黄色封面规范。这个时钟合成器提供了下一个单芯片解决方案
代英特尔P4处理器和英特尔芯片组。 ICS952623驱动用14.318MHz晶体。它产生CPU输出高达
到200MHz 。它还提供了一个严密ppm的精度输出，串行ATA的支持。
框图
PLL2
频率
分频器
为48MHz ， USB ， DOT
X1
X2
XTAL
REF（ 1：0 ）
CPUCLKT （2 ：0）
CPUCLKC （2 ：0）
SRCCLKT0
SCLK
SDATA
CPU_STOP ＃
PCI_STOP ＃
VTT_PWRGD ＃
PD ＃
FS_A
FS_B
可编程
传播
PLL1
控制
逻辑
可编程
频率
分频器
停止
逻辑
SRCCLKC0
3V66(4:0)
PCICLK （6 ：0）
PCICLKF （2 ：0）
I REF
电源组
引脚数
VDD
GND
3
6
24
25
10,16
11,17
36
39
55
54
34
33
不适用
53
48, 42
45
描述
XTAL ，参考
3V66 [0:3]
PCICLK输出
SRCCLK输出
主时钟， CPU模拟
为48MHz ， PLL
IREF
CPUCLK时钟
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4
集成
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ICS952623
超前信息
绝对最大
符号
VDD_A
VDD_IN
Ts
TAMBIENT
TCASE
ESD PROT
参数
3.3V内核电源电压
3.3V逻辑输入电源电压
储存温度
工作环境温度
外壳温度
输入ESD保护
人体模型
民
GND - 0.5
-65
0
最大
V
DD
+ 0.5V
V
DD
+ 0.5V
150
70
115
单位
V
V
°
C
°C
°C
V
2000
电气特性 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压V
DD
= 3.3 V +/-5%
参数
输入高电压
输入端电压
输入低电压
输入高电流
符号
V
IH
V
MID
V
IL
I
IH
I
IL1
输入低电平电流
I
IL2
工作电源电流
掉电电流
输入频率
3
引脚电感
1
输入电容
1
条件
3.3 V +/-5%
3.3 V +/-5%
3.3 V +/-5%
V
IN
= V
DD
V
IN
= 0 V ;输入没有上拉
电阻
V
IN
= 0 V ;输入上拉
电阻器
全部活动，C
L
=满负荷;
所有的差异对驱动
所有差分对三态
V
DD
= 3.3 V
逻辑输入
输出引脚电容
X1 & X2引脚
从V
DD
上电或DE-
的PD ＃断言第一钟
三角波调制
经过SRC输出使能
PCI_STOP ＃去断言
CPU输出使能后
PD ＃去断言
PD ＃下跌的时间
PD ＃上升时间
CPU输出使能后
CPU_STOP ＃去断言
PD ＃下跌的时间
PD ＃上升时间
民
2
1
V
SS
- 0.3
-5
-5
-200
典型值
最大
V
DD
+ 0.3
1.8
0.8
5
单位备注
V
V
V
uA
uA
uA
I
DD3.3OP
I
DD3.3PD
F
i
L
针
C
IN
C
OUT
C
INX
T
刺
350
35
12
14.31818
7
5
6
5
1.8
30
33
15
300
5
5
10
5
5
mA
mA
mA
兆赫
nH
pF
pF
pF
ms
千赫
ns
us
ns
ns
us
ns
ns
3
1
1
1
1
1,2
1
1
1
1
2
1
1
2
CLK稳定
1,2
调制频率
Tdrive_SRC
Tdrive_PD ＃
Tfall_Pd ＃
Trise_Pd ＃
Tdrive_CPU_Stop ＃
Tfall_CPU_Stop ＃
Trise_CPU_STOP ＃
1
2
通过设计保证，而不是100 ％生产测试。
见时序图时序要求。
3
输入频率应在REF输出引脚进行测量和调整，以适合14.31818MHz满足
ppm的频率精度的PLL输出。
0758—02/08/05
5
QQ：2881677436 复制
