集成
电路
系统公司
ICS950902
可编程定时控制中心为P4
推荐应用：
威盛P4X / P4M / KT / KN266 / 333芯片组的风格。
输出特点：
1 - 对差分CPU时钟@ 3.3V （ CK408 ） /
1 - 对差分漏极开路CPU时钟（ K7 ）
1 - 对差分推挽CPU_CS时钟@ 2.5V
3 - AGP @ 3.3V
7 - PCI @ 3.3V （ 1 - 自由运行）
1 - 为48MHz @ 3.3V固定
1 - 24_48MHz @ 3.3V （默认48MHz的我
2
c只选择）
2 - REF @ 3.3V ， 14.318MHz
12 - SDRAM （ 6对 - DDR ）可选
关键的特定连接的阳离子：
CPU_CS - CPUT / C： < ± 250PS
CPU_CS - AGP ： < ± 250PS
CPU - DDR / SD ： < ± 250PS
PCI - PCI ： <500ps
CPU - PCI ：最小= 1.0ns ，典型值= 2.0ns ，最高= 4.0ns
特点/优势：
可编程输出频率。
可编程输出分频比。
可编程输出上升/下降时间。
可编程输出歪斜。
可编程扩频百分比EMI控制。
DDR输出缓冲支持高达200MHz 。
看门狗定时器技术来重置系统
如果系统出现故障。
可编程看门狗安全的频率。
我支持
2
C索引读/写和块读/写
操作。
使用外部14.318MHz晶振。
频率表
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
CPUCLK
兆赫
160.00
164.00
166.60
170.00
175.00
180.00
185.00
190.00
66.80
100.90
133.60
200.40
66.60
100.00
200.00
133.30
AGP
兆赫
80.00
82.00
66.60
68.00
70.00
72.00
74.00
76.00
66.80
67.27
66.80
66.80
66.60
66.60
66.60
66.60
PCICLK
兆赫
40.00
41.00
33.30
34.00
35.00
36.00
37.00
38.00
33.40
33.63
33.40
33.40
32.30
33.30
33.30
33.30
引脚配置
* FS0 / REF0 1
GND 2
X1 3
X2 4
VDDAGP 5
* MODE / AGPCLK0 6
* SEL_408 / K7 / AGPCLK1 7
* （ PCI_STOP ＃ ） AGPCLK2 8
GNDAGP 9
** FS1 / PCICLK_F 10
** SEL_SDR / DDR ＃ / PCICLK1 11
GNDPCI 13
PCICLK3 14
PCICLK4 15
VDDPCI 16
PCICLK5 17
* （ CLK_STOP ＃ ） PCICLK6 18
GND48 19
* FS3 / 48MHz的20
* FS2 / 24_48MHz 21
AVDD48 22
VDD 23
GND 24
IREF 25
* （ PD ＃ ） RESET ＃ 26
SCLK 27
* MULTSEL / PCICLK2 12
56 VTT_PWRGD ＃ ** / REF1
55 VDDREF
54 GND
53 CPUCLKT / CPUCLKODT
52 CPUCLKC / CPUCLKODC
51 VDDCPU3.3
50 VDDCPU2.5
49 CPUC_CS
48 CPUT_CS
47 GND
46 FBOUT
45 BUF_IN
44 DDRT0 / SDRAM0
43 DDRC0 / SDRAM1
42 DDRT1 / SDRAM2
41 DDRC1 / SDRAM3
40 VDD3.3_2.5
39 GND
38 DDRT2 / SDRAM4
37 DDRC2 / SDRAM5
36 DDRT3 / SDRAM6
35 DDRC3 / SDRAM7
34 VDD3.3_2.5
33 GND
32 DDRT4 / SDRAM8
31 DDRC4 / SDRAM9
30 DDRT5 / SDRAM10
29 DDRC5 / SDRAM11
MULTISEL0
董事会目标
跟踪/术语Z-
50欧姆
50欧姆
参考R，
IREF =
V
DD
/(3*Rr)
Rr = 221 1%,
IREF = 5.00毫安
Rr = 475 1%,
IREF = 2.32毫安
产量
当前
IOH = 4 * I REF
IOH = 6 * I REF
VOH @ Z
SDATA 28
0
1
1.0V @ 50
0.7V @ 50
56引脚300mil的SSOP & 240万TSSOP
*内部120K上拉电阻连接到VDD 。
**内置120K的下拉电阻到GND 。
0475G—03/23/04
ICS950902
集成
电路
系统公司
ICS950902
概述
该
ICS950902
对于使用VIA P4X / P4M / KT / KN266 / 333芯片组的风格与桌面设计的单芯片时钟解决方案
PC133和DDR内存。
该
ICS950902
是ICS时钟发生器和缓冲器一个全新的线叫做TCH （时序控制集线器）的一部分。这部分
采用了ICS的时钟最新技术，提供了更强大的特性和功能。采用使用了
串行可编程I
2
C接口，该器件可调节输出时钟通过配置频率设定，输出
分频比，选择理想的传播率，输出偏斜，输出强度，并启用/禁用每
独立的输出时钟。 M / N控制的可配置输出频率分辨率可达为0.1MHz增量。
框图
FBOUT
DDRC （ 5:0） / SDRAM（ 11,9,7,5,3,1 ）
DDRC （ 5:0） / SDRAM（ 10,8,6,4,2,0 ）
电源组
引脚数
VDD
55
5
16
22
23
34, 40
50
51
0475G—03/23/04
GND
2
9
13
19
24
33, 39
47
54
描述
XTAL ，参考
AGP [0： 2] ，CPU的数字，CPU的锁相环
PCI [0： 4] ， PCI_F输出
为48MHz ，数字修复，修复模拟
主时钟， CPU模拟
DDR / SDR输出
2.5V CPUT / C_CS输出
3.3V CPUT / C & CPUOD_T / C
2
集成
电路
系统公司
ICS950902
引脚说明
针
#
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
针
名字
*FS0/REF0
GND
X1
X2
VddAGP
*MODE/AGPCLK0
*SEL_408/K7/AGPCLK1
*(PCI_STOP#)AGPCLK2
GNDAGP
**FS1/PCICLK_F
**SEL_SDR/DDR#/PCICLK1
*MULTSEL/PCICLK2
GNDPCI
PCICLK3
PCICLK4
VDDpci
PCICLK5
*(CLK_STOP#)PCICLK6
GND48
*FS3/48MHz
*FS2/24_48MHz
AVDD48
VDD
GND
IREF
针
TYPE
I / O
PWR
IN
OUT
PWR
I / O
I / O
I / O
PWR
I / O
I / O
I / O
PWR
OUT
OUT
PWR
OUT
I / O
PWR
I / O
I / O
PWR
PWR
PWR
OUT
描述
频率选择锁存输入引脚/ 14.318 MHz的参考时钟。
接地引脚。
晶振输入，名义上14.318MHz 。
晶振输出，名义上14.318MHz
电源为AGP时钟，标称3.3V
功能选择锁存输入引脚， 1 =桌面模式， 0 =移动模式/ AGP时钟输出。
CPU输出类型选择锁存输入引脚0 = K7 ， 1 = CK408 / AGP时钟输出。
停止除PCICLK_F时钟的所有PCICLKs逻辑0电平，当输入为低电平。该输入
通过模式选择引脚/ AGP时钟输出激活。
接地引脚输出的AGP
频率选择锁存输入引脚/ 3.3V PCI自由运行的时钟输出。
内存类型选择锁存输入引脚0 = DDR ， 1 = PC133 SDRAM / 3.3V PCI时钟输出。
3.3V LVTTL输入选择当前乘数CPU输出/ 3.3V PCI时钟输出。
接地引脚输出的PCI
PCI时钟输出。
PCI时钟输出。
电源为PCI时钟，标称3.3V
PCI时钟输出。
停止所有CPU ， DDR / SDRAM和Fb_out分别时钟的逻辑0电平，当输入为低电平。该输入
通过模式选择引脚/ PCI时钟输出被激活。
接地引脚为48MHz的输出
频率选择锁存输入引脚/固定48MHz的时钟输出。 3.3V
频率选择锁存输入引脚/固定24或48MHz的时钟输出。 3.3V 。
功率为24 / 48MHz的输出和固定PLL内核，标称3.3V
供电，标称3.3V
接地引脚。
该引脚建立基准电流为CPUCLK的对。该引脚需要一个固定的
精密电阻器连接到地，以便建立相应的电流。
异步低电平有效输入引脚，用于关闭该设备的电源，以进入低功率状态。
该输入是通过模式选择引脚/实时系统复位信号被激活
频率传动比的改变或看门狗定时器超时。这个信号是低有效。
对I2C电路可承受5V时钟引脚
数据引脚为I2C电路， 5V容限
26
27
28
* （ PD ＃ ） RESET ＃
SCLK
SDATA
I / O
IN
I / O
*内部上拉电阻
**内部下拉电阻
这个输出有2倍的驱动力
引脚说明接下页。
0475G—03/23/04
3
集成
电路
系统公司
ICS950902
引脚说明继续
针
#
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
针
名字
DDRC5/SDRAM11
DDRT5/SDRAM10
DDRC4/SDRAM9
DDRT4/SDRAM8
GND
VDD3.3_2.5
DDRC3/SDRAM7
DDRT3/SDRAM6
DDRC2/SDRAM5
DDRT2/SDRAM4
GND
VDD3.3_2.5
DDRC1/SDRAM3
DDRT1/SDRAM2
DDRC0/SDRAM1
DDRT0/SDRAM0
BUF_IN
FBOUT
GND
CPUT_CS
CPUC_CS
VDDCPU2.5
VDDCPU3.3
CPUCLKC / CPUCLKODC
针
TYPE
OUT
OUT
OUT
OUT
PWR
PWR
OUT
OUT
OUT
OUT
PWR
PWR
OUT
OUT
OUT
OUT
IN
OUT
PWR
OUT
OUT
PWR
PWR
OUT
描述
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
接地引脚。
2.5V或3.3V标称电源电压。
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
接地引脚。
2.5V或3.3V标称电源电压。
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
输入缓冲器存储器输出。
内存反馈输出。
接地引脚。
"True"时钟的差分对2.5V推挽CPU输出。
的差分对2.5V推挽CPU输出Complementary"时钟。
电源引脚的CPUCLKs 。 2.5V
电源引脚的CPUCLKs 。 3.3V
"Complementary"时钟的差分对CPU输出。这些都是当前模式的输出。
外部电阻器所需的电压偏压/ "Complementary"时钟差分对
CPU输出。这些漏极开路输出，需要一个外部1.5V上拉/ 2.5V的CPU时钟
输出。
"True"时钟的差分对CPU输出。这些都是当前模式的输出。外
电阻器所需的偏压/ "True"时钟的差分对CPU输出。这些
漏极开路输出，需要一个外部1.5V上拉/ 2.5V的CPU时钟输出。
接地引脚。
参考文献， XTAL电源，标称3.3V
这个3.3V的LVTTL输入是用来确定何时锁存器的输入是电平敏感频闪
有效的，并准备进行采样。这是一个低电平有效的输入。 / 14.318 MHz的参考时钟。
53
54
55
56
CPUCLKT / CPUCLKODT
GND
VDDref
Vtt_PWRGD#**/REF1
OUT
PWR
PWR
IN
模式引脚 - 电源管理控制输入
模式下，引脚6
（锁存输入）
0
1
26针
PD ＃
（输入）
RESET＃
（输出）
18 PIN
CLK_STOP ＃
（输入）
PCICLK6
（输出）
引脚8
PCI_STOP ＃
（输入）
AGP2
（输出）
0475G—03/23/04
4
集成
电路
系统公司
ICS950902
可编程定时控制中心为P4
推荐应用：
威盛P4X / P4M / KT / KN266 / 333芯片组的风格。
输出特点：
1 - 对差分CPU时钟@ 3.3V （ CK408 ） /
1 - 对差分漏极开路CPU时钟（ K7 ）
1 - 对差分推挽CPU_CS时钟@ 2.5V
3 - AGP @ 3.3V
7 - PCI @ 3.3V （ 1 - 自由运行）
1 - 为48MHz @ 3.3V固定
1 - 24_48MHz @ 3.3V （默认48MHz的我
2
c只选择）
2 - REF @ 3.3V ， 14.318MHz
12 - SDRAM （ 6对 - DDR ）可选
关键的特定连接的阳离子：
CPU_CS - CPUT / C： < ± 250PS
CPU_CS - AGP ： < ± 250PS
CPU - DDR / SD ： < ± 250PS
PCI - PCI ： <500ps
CPU - PCI ：最小= 1.0ns ，典型值= 2.0ns ，最高= 4.0ns
特点/优势：
可编程输出频率。
可编程输出分频比。
可编程输出上升/下降时间。
可编程输出歪斜。
可编程扩频百分比EMI控制。
DDR输出缓冲支持高达200MHz 。
看门狗定时器技术来重置系统
如果系统出现故障。
可编程看门狗安全的频率。
我支持
2
C索引读/写和块读/写
操作。
使用外部14.318MHz晶振。
频率表
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
CPUCLK
兆赫
160.00
164.00
166.60
170.00
175.00
180.00
185.00
190.00
66.80
100.90
133.60
200.40
66.60
100.00
200.00
133.30
AGP
兆赫
80.00
82.00
66.60
68.00
70.00
72.00
74.00
76.00
66.80
67.27
66.80
66.80
66.60
66.60
66.60
66.60
PCICLK
兆赫
40.00
41.00
33.30
34.00
35.00
36.00
37.00
38.00
33.40
33.63
33.40
33.40
32.30
33.30
33.30
33.30
引脚配置
* FS0 / REF0 1
GND 2
X1 3
X2 4
VDDAGP 5
* MODE / AGPCLK0 6
* SEL_408 / K7 / AGPCLK1 7
* （ PCI_STOP ＃ ） AGPCLK2 8
GNDAGP 9
** FS1 / PCICLK_F 10
** SEL_SDR / DDR ＃ / PCICLK1 11
GNDPCI 13
PCICLK3 14
PCICLK4 15
VDDPCI 16
PCICLK5 17
* （ CLK_STOP ＃ ） PCICLK6 18
GND48 19
* FS3 / 48MHz的20
* FS2 / 24_48MHz 21
AVDD48 22
VDD 23
GND 24
IREF 25
* （ PD ＃ ） RESET ＃ 26
SCLK 27
* MULTSEL / PCICLK2 12
56 VTT_PWRGD ＃ ** / REF1
55 VDDREF
54 GND
53 CPUCLKT / CPUCLKODT
52 CPUCLKC / CPUCLKODC
51 VDDCPU3.3
50 VDDCPU2.5
49 CPUC_CS
48 CPUT_CS
47 GND
46 FBOUT
45 BUF_IN
44 DDRT0 / SDRAM0
43 DDRC0 / SDRAM1
42 DDRT1 / SDRAM2
41 DDRC1 / SDRAM3
40 VDD3.3_2.5
39 GND
38 DDRT2 / SDRAM4
37 DDRC2 / SDRAM5
36 DDRT3 / SDRAM6
35 DDRC3 / SDRAM7
34 VDD3.3_2.5
33 GND
32 DDRT4 / SDRAM8
31 DDRC4 / SDRAM9
30 DDRT5 / SDRAM10
29 DDRC5 / SDRAM11
MULTISEL0
董事会目标
跟踪/术语Z-
50欧姆
50欧姆
参考R，
IREF =
V
DD
/(3*Rr)
Rr = 221 1%,
IREF = 5.00毫安
Rr = 475 1%,
IREF = 2.32毫安
产量
当前
IOH = 4 * I REF
IOH = 6 * I REF
VOH @ Z
SDATA 28
0
1
1.0V @ 50
0.7V @ 50
56引脚300mil的SSOP & 240万TSSOP
*内部120K上拉电阻连接到VDD 。
**内置120K的下拉电阻到GND 。
0475G—03/23/04
ICS950902
集成
电路
系统公司
ICS950902
概述
该
ICS950902
对于使用VIA P4X / P4M / KT / KN266 / 333芯片组的风格与桌面设计的单芯片时钟解决方案
PC133和DDR内存。
该
ICS950902
是ICS时钟发生器和缓冲器一个全新的线叫做TCH （时序控制集线器）的一部分。这部分
采用了ICS的时钟最新技术，提供了更强大的特性和功能。采用使用了
串行可编程I
2
C接口，该器件可调节输出时钟通过配置频率设定，输出
分频比，选择理想的传播率，输出偏斜，输出强度，并启用/禁用每
独立的输出时钟。 M / N控制的可配置输出频率分辨率可达为0.1MHz增量。
框图
FBOUT
DDRC （ 5:0） / SDRAM（ 11,9,7,5,3,1 ）
DDRC （ 5:0） / SDRAM（ 10,8,6,4,2,0 ）
电源组
引脚数
VDD
55
5
16
22
23
34, 40
50
51
0475G—03/23/04
GND
2
9
13
19
24
33, 39
47
54
描述
XTAL ，参考
AGP [0： 2] ，CPU的数字，CPU的锁相环
PCI [0： 4] ， PCI_F输出
为48MHz ，数字修复，修复模拟
主时钟， CPU模拟
DDR / SDR输出
2.5V CPUT / C_CS输出
3.3V CPUT / C & CPUOD_T / C
2
集成
电路
系统公司
ICS950902
引脚说明
针
#
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
针
名字
*FS0/REF0
GND
X1
X2
VddAGP
*MODE/AGPCLK0
*SEL_408/K7/AGPCLK1
*(PCI_STOP#)AGPCLK2
GNDAGP
**FS1/PCICLK_F
**SEL_SDR/DDR#/PCICLK1
*MULTSEL/PCICLK2
GNDPCI
PCICLK3
PCICLK4
VDDpci
PCICLK5
*(CLK_STOP#)PCICLK6
GND48
*FS3/48MHz
*FS2/24_48MHz
AVDD48
VDD
GND
IREF
针
TYPE
I / O
PWR
IN
OUT
PWR
I / O
I / O
I / O
PWR
I / O
I / O
I / O
PWR
OUT
OUT
PWR
OUT
I / O
PWR
I / O
I / O
PWR
PWR
PWR
OUT
描述
频率选择锁存输入引脚/ 14.318 MHz的参考时钟。
接地引脚。
晶振输入，名义上14.318MHz 。
晶振输出，名义上14.318MHz
电源为AGP时钟，标称3.3V
功能选择锁存输入引脚， 1 =桌面模式， 0 =移动模式/ AGP时钟输出。
CPU输出类型选择锁存输入引脚0 = K7 ， 1 = CK408 / AGP时钟输出。
停止除PCICLK_F时钟的所有PCICLKs逻辑0电平，当输入为低电平。该输入
通过模式选择引脚/ AGP时钟输出激活。
接地引脚输出的AGP
频率选择锁存输入引脚/ 3.3V PCI自由运行的时钟输出。
内存类型选择锁存输入引脚0 = DDR ， 1 = PC133 SDRAM / 3.3V PCI时钟输出。
3.3V LVTTL输入选择当前乘数CPU输出/ 3.3V PCI时钟输出。
接地引脚输出的PCI
PCI时钟输出。
PCI时钟输出。
电源为PCI时钟，标称3.3V
PCI时钟输出。
停止所有CPU ， DDR / SDRAM和Fb_out分别时钟的逻辑0电平，当输入为低电平。该输入
通过模式选择引脚/ PCI时钟输出被激活。
接地引脚为48MHz的输出
频率选择锁存输入引脚/固定48MHz的时钟输出。 3.3V
频率选择锁存输入引脚/固定24或48MHz的时钟输出。 3.3V 。
功率为24 / 48MHz的输出和固定PLL内核，标称3.3V
供电，标称3.3V
接地引脚。
该引脚建立基准电流为CPUCLK的对。该引脚需要一个固定的
精密电阻器连接到地，以便建立相应的电流。
异步低电平有效输入引脚，用于关闭该设备的电源，以进入低功率状态。
该输入是通过模式选择引脚/实时系统复位信号被激活
频率传动比的改变或看门狗定时器超时。这个信号是低有效。
对I2C电路可承受5V时钟引脚
数据引脚为I2C电路， 5V容限
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* （ PD ＃ ） RESET ＃
SCLK
SDATA
I / O
IN
I / O
*内部上拉电阻
**内部下拉电阻
这个输出有2倍的驱动力
引脚说明接下页。
0475G—03/23/04
3
集成
电路
系统公司
ICS950902
引脚说明继续
针
#
29
30
31
32
33
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35
36
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39
40
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47
48
49
50
51
52
针
名字
DDRC5/SDRAM11
DDRT5/SDRAM10
DDRC4/SDRAM9
DDRT4/SDRAM8
GND
VDD3.3_2.5
DDRC3/SDRAM7
DDRT3/SDRAM6
DDRC2/SDRAM5
DDRT2/SDRAM4
GND
VDD3.3_2.5
DDRC1/SDRAM3
DDRT1/SDRAM2
DDRC0/SDRAM1
DDRT0/SDRAM0
BUF_IN
FBOUT
GND
CPUT_CS
CPUC_CS
VDDCPU2.5
VDDCPU3.3
CPUCLKC / CPUCLKODC
针
TYPE
OUT
OUT
OUT
OUT
PWR
PWR
OUT
OUT
OUT
OUT
PWR
PWR
OUT
OUT
OUT
OUT
IN
OUT
PWR
OUT
OUT
PWR
PWR
OUT
描述
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
接地引脚。
2.5V或3.3V标称电源电压。
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
接地引脚。
2.5V或3.3V标称电源电压。
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"Complementary"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
"True"时钟的差分存储器输出/ 3.3V的SDRAM时钟输出
输入缓冲器存储器输出。
内存反馈输出。
接地引脚。
"True"时钟的差分对2.5V推挽CPU输出。
的差分对2.5V推挽CPU输出Complementary"时钟。
电源引脚的CPUCLKs 。 2.5V
电源引脚的CPUCLKs 。 3.3V
"Complementary"时钟的差分对CPU输出。这些都是当前模式的输出。
外部电阻器所需的电压偏压/ "Complementary"时钟差分对
CPU输出。这些漏极开路输出，需要一个外部1.5V上拉/ 2.5V的CPU时钟
输出。
"True"时钟的差分对CPU输出。这些都是当前模式的输出。外
电阻器所需的偏压/ "True"时钟的差分对CPU输出。这些
漏极开路输出，需要一个外部1.5V上拉/ 2.5V的CPU时钟输出。
接地引脚。
参考文献， XTAL电源，标称3.3V
这个3.3V的LVTTL输入是用来确定何时锁存器的输入是电平敏感频闪
有效的，并准备进行采样。这是一个低电平有效的输入。 / 14.318 MHz的参考时钟。
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CPUCLKT / CPUCLKODT
GND
VDDref
Vtt_PWRGD#**/REF1
OUT
PWR
PWR
IN
模式引脚 - 电源管理控制输入
模式下，引脚6
（锁存输入）
0
1
26针
PD ＃
（输入）
RESET＃
（输出）
18 PIN
CLK_STOP ＃
（输入）
PCICLK6
（输出）
引脚8
PCI_STOP ＃
（输入）
AGP2
（输出）
0475G—03/23/04
4
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