集成
电路
系统公司
ICS94228
可编程系统时钟芯片为AMD - K7 处理器
推荐应用：
VIA KT266芯片组的风格
输出特点：
1 - 差分对漏极开路CPU时钟@ 2.7V
1 - 差分对推挽CPU时钟@ 2.5V
11 - PCI包括1自由运行和1月初@ 3.3V
1 - 为48MHz ， 3.3V @定
1 - 24 / 48MHz的@ 3.3V
3 - REF @ 3.3V ， 14.318MHz 。
产品特点：
可编程输出频率。
可编程输出上升/下降时间。
可编程斜率和倾斜控制CPUCLK ，
PCICLK ， AGP ，楼盘， 48MHz的和24_48MHz 。
实时系统复位输出。
扩频电磁干扰控制一般
通过7分贝到8分贝，具有可编程扩频
百分比。
看门狗定时器技术来重置系统
如果超频导致故障。
使用外部14.318MHz晶振。
歪斜规格：
CPU - CPU ： <200ps
PCI - PCI ： <500ps
CPU （早期 - PCI ：分= 1.0ns ，最大= 2.6ns
CPU循环周期抖动： <250ps
引脚配置
VDDref
GND
X1
X2
AVDD48
*FS2/48MHz
*FS3/24_48MHz
GND
PCICLK_F
*SEL24_48#/PCICLK0
PCICLK1
GND
PCICLK2
PCICLK3
VDDpci
PCICLK4
PCICLK5
PCICLK6
GND
PCICLK7
PCILCK8
PCICLK9_E
VDDpci
SRESET ＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF0/FS0*
REF1/FS1*
REF_F
REF_STOP ＃ *
AGP_STOP ＃ *
GND
CPUCLKT0
CPUCLKC0
VDDL
CPUCLK_CST0
CPUCLK_CSC0
GND
CPU_STOP ＃ *
PCI_STOP ＃ *
PD ＃ *
AVDD
AGND
SDATA
SCLK
GND
AGP2
AGP1
AGP0
VddAGP
48引脚SSOP 300MIL
*的120K内部上拉电阻连接到VDD
框图
PLL2
/2
X1
X2
XTAL
OSC
PLL1
传播
SPECTRUM
2
的功能
48MHz的（1： 0）
24_48MHz
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
REF（ 1：0 ）
REF_F
中央处理器
Divder
停止
CPUCLKT0
CPUCLKC0
CPUCLK_CST0
CPUCLK_CSC0
PCICLK9_E
中央处理器
Divder
停止
SEL24_48#
SDATA
SCLK
FS（ 3：0 ）
PD ＃
PCI_STOP ＃
CPU_STOP ＃
AGP_STOP ＃
REF_STOP ＃
0447E—05/07/04
控制
逻辑
PCI
Divder
停止
9
PCICLK （ 8 ： 0 ）
PCICLK_F
AGP
Divder
停止
3
AGP （2 ：0）
CONFIG 。
注册。
SRESET ＃
中央处理器
（兆赫）
233.33
220.00
210.00
200.00
190.00
180.00
170.00
150.00
140.00
120.00
110.00
66.67
200.00
166.67
100.00
133.33
ICS94228
AG P
（兆赫）
77.78
73.33
70.00
66.67
76.00
72.00
68.00
75.00
70.00
60.00
66.00
66.67
66.67
66.67
66.67
66.67
PCICLK
（兆赫）
38.88
36.67
35.00
33.33
38.00
36.00
34.00
37.50
35.00
30.00
33.00
33.33
33.33
33.33
33.33
33.33
ICS94228
引脚说明
引脚数
1, 15, 23, 25,
2, 8, 12, 19,
29, 37, 43
3
4
5
6
7
9
10
21, 20, 18, 17,
16, 14, 13, 11
22
24
28, 27, 26
30
31
32
33
34
35
36
38
39
40
42
41
44
45
46
47
48
引脚名称
VDD
GND
X1
X2
AVDD48
FS2
1, 2
48MHz
FS3
1, 2
24_48MHz
PCICLK_F
SEL24_48#
1, 2
PCICLK0
PCICLK （8： 1）
PCICLK9_E
SRESET ＃
1
AGP （2 ：0）
SCLK
SDATA
AGND
AVDD
PD ＃
PCI_STOP ＃
CPU_STOP ＃
1, 2
CPUCLK_CSC0
CPUCLK_CST0
VDDL
CPUCLKT0
CPUCLKC0
AGP_STOP ＃
REF_STOP ＃
REF_F
FS1
FS0
1, 2
TYPE
P W R供电，标称3.3V
PWR
IN
OUT
PWR
IN
OUT
IN
OUT
OUT
IN
OUT
OUT
OUT
OUT
OUT
IN
I / O
PWR
PWR
IN
IN
IN
OUT
OUT
PWR
OUT
OUT
IN
IN
OUT
IN
OUT
IN
OUT
地
描述
铬石英晶体输入，具有跨NAL负荷上限（ 36pF ）和反馈电阻从X2
铬石英晶体输出，标称14.318MHz 。具有跨NAL负荷上限（ 36pF ）
供电，标称3.3V
频率选择引脚。锁存输入
48MHz的输出时钟，停止可能由REF_Stop
频率选择引脚。锁存输入
24或48MHz的时钟输出，可停经REF_Stop
自由运行PCI时钟不会影响PCI_STOP ＃的电源管理。
逻辑输入选择24或48MHz的引脚7输出
PCI时钟输出
PCI时钟输出。
早期的PCI时钟。通过2ns的信息一般PCI时钟。可以通过PCI_STOP ＃停止。
实时系统复位信号看门狗tmer超时。这个信号是低有效。
AGP时钟输出
我的时钟输入
2
C输入， 5V容限输入
数据引脚用于I
2
电路5V宽容
模拟地
供电，标称3.3V
异步低电平有效输入引脚用来关闭该设备的供电到低
P 2 O宽E R 5吨的T E 。牛逼heinternalclo CK saredisabledandthe VCO andthecrystalare
S T O·P P E D 。牛逼helatencyofthep嗷嗷嗷嗷ERD nwillnotbegreaterthan 3米秒。
停止除PCICLK_F时钟的所有PCICLKs逻辑0电平，当输入为低电平
这种异步输入暂停CPUCLKT ， CPUCLKC & CUCLKC_CS时钟的逻辑
"0"级驱动为低电平时。
"Complementary"时钟的差分对输出的芯片组（推挽） 。
"True"时钟的差分对CPU的芯片组输出（推挽） 。
电源为CPUCLKs ，标称2.5V
"True"时钟差分对CPU的输出。这些漏极开路输出需要一个
外部1.5V的上拉（漏极开路） 。
"Complementary"时钟差分对CPU的输出。这些漏极开路输出
需要外接1.5V的上拉（漏极开路） 。
停止所有的AGP时钟的逻辑0电平，当输入为低电平
停止REF ，为48MHz和24 / 48MHz的时钟的逻辑0电平，当输入为低电平。
14.318 MHz的自由运行的参考时钟。 ，而不是由REF_STOP ＃ afftected
频率选择引脚。锁存输入
14.318 MHz参考时钟。
频率选择引脚。锁存输入
14.318 MHz参考时钟。
REF1
1, 2
REF0
注意事项：
1： 120K内部上拉电阻到3.3V的输入指示
2 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。利用
规格为10Mohm电阻编程逻辑嗨到VDD或GND为逻辑低电平。
0447E—05/07/04
2
ICS94228
概述
该
ICS94228
是一个主时钟合成器芯片采用VIA芯片组的风格AMD - K7的系统。这提供了所有
需要这样一个系统时钟。
该
ICS94228
属于ICS新一代可编程系统时钟发生器。它采用串行
我编程
2
C接口为改变输出功能，改变输出频率，输出配置车辆
实力雄厚，配置输出到输出偏斜，改变扩频量，改变组的分压比和DIS /
使个人的时钟。该器件还具有ICS礼“看门狗”技术，该技术将重置
频率到一个安全的环境，如果系统变得超频不稳定。
SRESET ＃信号说明
从ICS94228系统时钟发生器的SRESET ＃信号是一个可以用来重置实时有源低脉冲
该系统。
漏极开路N沟道输出RESET＃引脚必须绑在系统复位线，有一个上拉电阻。当
激活时， SRESET ＃输出将被驱动到低带32ms的脉冲宽度。
0447E—05/07/04
3
ICS94228
简介我
2
I2C寄存器说明ICS94228
可编程系统频率发生器
注册名称
功能&
频率选择
注册
输出控制寄存器
字节
0
描述
输出频率，硬件/ I C
频率选择，扩展频谱&
输出使能控制寄存器。
活动/非活动输出控制
寄存器/锁存器的输入回读。
字节11位[7 ： 4 ]是ICS供应商ID -
1001其他位该寄存器
这个候器件版本ID
的一部分。
写入该寄存器将配置
字节数有多少字节
被读回。不写00
H
to
这个字节。
写入该寄存器将配置
为秒数
看门狗定时器复位。
看门狗使能，看门狗状态
和可编程的'安全'频率'
可以在该寄存器来配置。
该位选择是否输出
频率是由控制
硬件/字节0配置或
字节11&12编程。
这些寄存器控制分频器
比到相位检测器和
从而控制VCO输出
频率。
这些寄存器控制蔓延
百分比金额。
递增或递减组
相比于歪斜量
初始偏移。
这些寄存器将控制
输出上升和下降时间。
2
PWD默认
见个人
字节
描述
见个人
字节
描述
见个人
字节
描述
1, 2, 3
供应商ID &修订ID
注册
5, 6, 7
字节数
回读注册
看门狗启用
注册
看门狗控制
注册
8
08
H
4
10
H
000,0000
VCO控制选择
位
4, 5
0
VCO频率控制
注册
9, 10
依靠
硬件/字节
0配置
依靠
硬件/字节
0配置
见个人
字节
描述
见个人
字节
描述
扩频
控制寄存器
集团歪斜控制
注册
输出上升/下降时间
选择寄存器
11, 12
13, 14
15, 16
注意事项：
1.
在ICS时钟发生器是一个从/接收器，我
2
C分量。它可以回读存储在所述锁存器中的数据
进行验证。回读功能将支持标准的SMBus控制器协议。
的字节的数目
回读通过写入字节8定义。
当写入的字节11 - 12和字节13日 - 14日，他们必须被写为一组。
如果，例如，只字节
14写入但不15 ，既不字节14或15将加载到接收器。
由该时钟发生器所支持的数据传输速率为100K位/秒或更小（标准模式）
该输入工作电压为3.3V的逻辑电平。
该数据字节的格式是8位字节。
为了简化该时钟发生器我
2
C接口，协议设置为只使用块写入从
控制器。该字节必须按顺序访问，从最低到最高字节的能力
之后的任何完整的字节已经转移停止。上面必须显示的命令代码和字节数
被发送，但数据被忽略对于这两个字节。数据被加载到停止顺序发出。
在上电时，所有寄存器被设置为一个默认状态，如图所示。
2.
3.
4.
5.
6.
7.
0447E—05/07/04
5
集成
电路
系统公司
ICS94228
可编程系统时钟芯片为AMD - K7 处理器
推荐应用：
VIA KT266芯片组的风格
输出特点：
1 - 差分对漏极开路CPU时钟@ 2.7V
1 - 差分对推挽CPU时钟@ 2.5V
11 - PCI包括1自由运行和1月初@ 3.3V
1 - 为48MHz ， 3.3V @定
1 - 24 / 48MHz的@ 3.3V
3 - REF @ 3.3V ， 14.318MHz 。
产品特点：
可编程输出频率。
可编程输出上升/下降时间。
可编程斜率和倾斜控制CPUCLK ，
PCICLK ， AGP ，楼盘， 48MHz的和24_48MHz 。
实时系统复位输出。
扩频电磁干扰控制一般
通过7分贝到8分贝，具有可编程扩频
百分比。
看门狗定时器技术来重置系统
如果超频导致故障。
使用外部14.318MHz晶振。
歪斜规格：
CPU - CPU ： <200ps
PCI - PCI ： <500ps
CPU （早期 - PCI ：分= 1.0ns ，最大= 2.6ns
CPU循环周期抖动： <250ps
引脚配置
VDDref
GND
X1
X2
AVDD48
*FS2/48MHz
*FS3/24_48MHz
GND
PCICLK_F
*SEL24_48#/PCICLK0
PCICLK1
GND
PCICLK2
PCICLK3
VDDpci
PCICLK4
PCICLK5
PCICLK6
GND
PCICLK7
PCILCK8
PCICLK9_E
VDDpci
SRESET ＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF0/FS0*
REF1/FS1*
REF_F
REF_STOP ＃ *
AGP_STOP ＃ *
GND
CPUCLKT0
CPUCLKC0
VDDL
CPUCLK_CST0
CPUCLK_CSC0
GND
CPU_STOP ＃ *
PCI_STOP ＃ *
PD ＃ *
AVDD
AGND
SDATA
SCLK
GND
AGP2
AGP1
AGP0
VddAGP
48引脚SSOP 300MIL
*的120K内部上拉电阻连接到VDD
框图
PLL2
/2
X1
X2
XTAL
OSC
PLL1
传播
SPECTRUM
2
的功能
48MHz的（1： 0）
24_48MHz
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
REF（ 1：0 ）
REF_F
中央处理器
Divder
停止
CPUCLKT0
CPUCLKC0
CPUCLK_CST0
CPUCLK_CSC0
PCICLK9_E
中央处理器
Divder
停止
SEL24_48#
SDATA
SCLK
FS（ 3：0 ）
PD ＃
PCI_STOP ＃
CPU_STOP ＃
AGP_STOP ＃
REF_STOP ＃
0447E—05/07/04
控制
逻辑
PCI
Divder
停止
9
PCICLK （ 8 ： 0 ）
PCICLK_F
AGP
Divder
停止
3
AGP （2 ：0）
CONFIG 。
注册。
SRESET ＃
中央处理器
（兆赫）
233.33
220.00
210.00
200.00
190.00
180.00
170.00
150.00
140.00
120.00
110.00
66.67
200.00
166.67
100.00
133.33
ICS94228
AG P
（兆赫）
77.78
73.33
70.00
66.67
76.00
72.00
68.00
75.00
70.00
60.00
66.00
66.67
66.67
66.67
66.67
66.67
PCICLK
（兆赫）
38.88
36.67
35.00
33.33
38.00
36.00
34.00
37.50
35.00
30.00
33.00
33.33
33.33
33.33
33.33
33.33
ICS94228
引脚说明
引脚数
1, 15, 23, 25,
2, 8, 12, 19,
29, 37, 43
3
4
5
6
7
9
10
21, 20, 18, 17,
16, 14, 13, 11
22
24
28, 27, 26
30
31
32
33
34
35
36
38
39
40
42
41
44
45
46
47
48
引脚名称
VDD
GND
X1
X2
AVDD48
FS2
1, 2
48MHz
FS3
1, 2
24_48MHz
PCICLK_F
SEL24_48#
1, 2
PCICLK0
PCICLK （8： 1）
PCICLK9_E
SRESET ＃
1
AGP （2 ：0）
SCLK
SDATA
AGND
AVDD
PD ＃
PCI_STOP ＃
CPU_STOP ＃
1, 2
CPUCLK_CSC0
CPUCLK_CST0
VDDL
CPUCLKT0
CPUCLKC0
AGP_STOP ＃
REF_STOP ＃
REF_F
FS1
FS0
1, 2
TYPE
P W R供电，标称3.3V
PWR
IN
OUT
PWR
IN
OUT
IN
OUT
OUT
IN
OUT
OUT
OUT
OUT
OUT
IN
I / O
PWR
PWR
IN
IN
IN
OUT
OUT
PWR
OUT
OUT
IN
IN
OUT
IN
OUT
IN
OUT
地
描述
铬石英晶体输入，具有跨NAL负荷上限（ 36pF ）和反馈电阻从X2
铬石英晶体输出，标称14.318MHz 。具有跨NAL负荷上限（ 36pF ）
供电，标称3.3V
频率选择引脚。锁存输入
48MHz的输出时钟，停止可能由REF_Stop
频率选择引脚。锁存输入
24或48MHz的时钟输出，可停经REF_Stop
自由运行PCI时钟不会影响PCI_STOP ＃的电源管理。
逻辑输入选择24或48MHz的引脚7输出
PCI时钟输出
PCI时钟输出。
早期的PCI时钟。通过2ns的信息一般PCI时钟。可以通过PCI_STOP ＃停止。
实时系统复位信号看门狗tmer超时。这个信号是低有效。
AGP时钟输出
我的时钟输入
2
C输入， 5V容限输入
数据引脚用于I
2
电路5V宽容
模拟地
供电，标称3.3V
异步低电平有效输入引脚用来关闭该设备的供电到低
P 2 O宽E R 5吨的T E 。牛逼heinternalclo CK saredisabledandthe VCO andthecrystalare
S T O·P P E D 。牛逼helatencyofthep嗷嗷嗷嗷ERD nwillnotbegreaterthan 3米秒。
停止除PCICLK_F时钟的所有PCICLKs逻辑0电平，当输入为低电平
这种异步输入暂停CPUCLKT ， CPUCLKC & CUCLKC_CS时钟的逻辑
"0"级驱动为低电平时。
"Complementary"时钟的差分对输出的芯片组（推挽） 。
"True"时钟的差分对CPU的芯片组输出（推挽） 。
电源为CPUCLKs ，标称2.5V
"True"时钟差分对CPU的输出。这些漏极开路输出需要一个
外部1.5V的上拉（漏极开路） 。
"Complementary"时钟差分对CPU的输出。这些漏极开路输出
需要外接1.5V的上拉（漏极开路） 。
停止所有的AGP时钟的逻辑0电平，当输入为低电平
停止REF ，为48MHz和24 / 48MHz的时钟的逻辑0电平，当输入为低电平。
14.318 MHz的自由运行的参考时钟。 ，而不是由REF_STOP ＃ afftected
频率选择引脚。锁存输入
14.318 MHz参考时钟。
频率选择引脚。锁存输入
14.318 MHz参考时钟。
REF1
1, 2
REF0
注意事项：
1： 120K内部上拉电阻到3.3V的输入指示
2 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。利用
规格为10Mohm电阻编程逻辑嗨到VDD或GND为逻辑低电平。
0447E—05/07/04
2
ICS94228
概述
该
ICS94228
是一个主时钟合成器芯片采用VIA芯片组的风格AMD - K7的系统。这提供了所有
需要这样一个系统时钟。
该
ICS94228
属于ICS新一代可编程系统时钟发生器。它采用串行
我编程
2
C接口为改变输出功能，改变输出频率，输出配置车辆
实力雄厚，配置输出到输出偏斜，改变扩频量，改变组的分压比和DIS /
使个人的时钟。该器件还具有ICS礼“看门狗”技术，该技术将重置
频率到一个安全的环境，如果系统变得超频不稳定。
SRESET ＃信号说明
从ICS94228系统时钟发生器的SRESET ＃信号是一个可以用来重置实时有源低脉冲
该系统。
漏极开路N沟道输出RESET＃引脚必须绑在系统复位线，有一个上拉电阻。当
激活时， SRESET ＃输出将被驱动到低带32ms的脉冲宽度。
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3
ICS94228
简介我
2
I2C寄存器说明ICS94228
可编程系统频率发生器
注册名称
功能&
频率选择
注册
输出控制寄存器
字节
0
描述
输出频率，硬件/ I C
频率选择，扩展频谱&
输出使能控制寄存器。
活动/非活动输出控制
寄存器/锁存器的输入回读。
字节11位[7 ： 4 ]是ICS供应商ID -
1001其他位该寄存器
这个候器件版本ID
的一部分。
写入该寄存器将配置
字节数有多少字节
被读回。不写00
H
to
这个字节。
写入该寄存器将配置
为秒数
看门狗定时器复位。
看门狗使能，看门狗状态
和可编程的'安全'频率'
可以在该寄存器来配置。
该位选择是否输出
频率是由控制
硬件/字节0配置或
字节11&12编程。
这些寄存器控制分频器
比到相位检测器和
从而控制VCO输出
频率。
这些寄存器控制蔓延
百分比金额。
递增或递减组
相比于歪斜量
初始偏移。
这些寄存器将控制
输出上升和下降时间。
2
PWD默认
见个人
字节
描述
见个人
字节
描述
见个人
字节
描述
1, 2, 3
供应商ID &修订ID
注册
5, 6, 7
字节数
回读注册
看门狗启用
注册
看门狗控制
注册
8
08
H
4
10
H
000,0000
VCO控制选择
位
4, 5
0
VCO频率控制
注册
9, 10
依靠
硬件/字节
0配置
依靠
硬件/字节
0配置
见个人
字节
描述
见个人
字节
描述
扩频
控制寄存器
集团歪斜控制
注册
输出上升/下降时间
选择寄存器
11, 12
13, 14
15, 16
注意事项：
1.
在ICS时钟发生器是一个从/接收器，我
2
C分量。它可以回读存储在所述锁存器中的数据
进行验证。回读功能将支持标准的SMBus控制器协议。
的字节的数目
回读通过写入字节8定义。
当写入的字节11 - 12和字节13日 - 14日，他们必须被写为一组。
如果，例如，只字节
14写入但不15 ，既不字节14或15将加载到接收器。
由该时钟发生器所支持的数据传输速率为100K位/秒或更小（标准模式）
该输入工作电压为3.3V的逻辑电平。
该数据字节的格式是8位字节。
为了简化该时钟发生器我
2
C接口，协议设置为只使用块写入从
控制器。该字节必须按顺序访问，从最低到最高字节的能力
之后的任何完整的字节已经转移停止。上面必须显示的命令代码和字节数
被发送，但数据被忽略对于这两个字节。数据被加载到停止顺序发出。
在上电时，所有寄存器被设置为一个默认状态，如图所示。
2.
3.
4.
5.
6.
7.
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