集成
电路
系统公司
ICS93V857-XXX
2.5V的宽范围频率时钟驱动器（为33MHz - 233MHz的）
推荐应用：
DDR内存模块/零延迟板扇出
提供完整的DDR DIMM逻辑解决方案
ICSSSTV16857 ， ICSSSTV16859或ICSSSTV32852
产品介绍/产品特点：
低偏移，低抖动PLL时钟驱动器
1至10差分时钟分配（ SSTL_2 ）
反馈引脚输入到输出的同步
PD ＃电源管理
扩频宽容投入
当输入信号中去除自动PD
静态相位偏移选择可用的，
为便于板调整;
对列出的选项-XXX =器件图案编号
下文。
-
ICS93V857-025 ......
0ps
-
ICS93V857-125
+125ps
-
ICS93V857-130 ..
+40ps
开关特性：
周期抖动（ >66MHz ） ： <40ps
周期 - 周期抖动（ 66MHz的） ： <120ps
周期 - 周期抖动（ >100MHz ） ： <65ps
输出 - 输出偏斜： <60ps
输出上升时间和下降时间： 650ps - 950ps
占空比： 49.5 ％ - 50.5 ％
引脚配置
GND
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
GND
CLKC2
CLKT2
VDD
VDD
CLK_INT
CLK_INC
VDD
AVDD
AGND
GND
CLKC3
CLKT3
VDD
CLKT4
CLKC4
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
GND
CLKC5
CLKT5
VDD
CLKT6
CLKC6
GND
GND
CLKC7
CLKT7
VDD
PD ＃
FB_INT
FB_INC
VDD
FB_OUTC
FB_OUTT
GND
CLKC8
CLKT8
VDD
CLKT9
CLKC9
GND
48引脚TSSOP & TVSOP
6.10毫米。机身，0.50毫米。间距= TSSOP
4.40毫米。机身0.40毫米。间距= TSSOP （ TVSOP ）
框图
FB_OUTT
FB_OUTC
CLKT0
CLKC0
ICS93V857-025/125/130
的功能
控制
CLKT1
CLKC1
输入
AVDD PD ＃
GND
GND
2.5V
（ NOM ）
2.5V
（ NOM ）
2.5V
（ NOM ）
2.5V
（ NOM ）
2.5V
（ NOM ）
H
H
L
L
H
H
X
CLK_INT
L
H
L
H
L
H
<20MHz)
(1)
输出
PLL状态
CLK_INC CLKT CLKC FB_OUTT FB_OUTC
H
L
H
L
H
L
L
H
Z
Z
L
H
Z
H
L
Z
Z
H
L
Z
L
H
Z
Z
L
H
Z
H
L
Z
Z
H
L
Z
旁路/关
旁路/关
关闭
关闭
on
on
关闭
PD ＃
逻辑
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
FB_INT
FB_INC
CLK_INC
CLK_INT
CLKT5
CLKC5
PLL
CLKT6
CLKC6
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
0693K—03/13/03
1
ICS93V857-XXX
引脚说明
引脚数
4, 11, 12, 15, 21,
28, 34, 38, 45,
引脚名称
VDD
TYPE
PWR
PWR
PWR
PWR
OUT
OUT
IN
IN
OUT
电源2.5V
地
模拟电源， 2.5V
A N A L 克克 ü N D 。
"Tr ue"时钟的差分对的输出。
"Complementary"时钟的差分对的输出。
"Complementary"参考时钟输入
"True"参考时钟输入
"Complementary"反馈输出，专门用于外部反馈。它
开关在相同的频率在CLK 。此输出必须连接
到FB_INC 。
"True" "反馈输出，专门用于外部反馈。它切换
在相同的频率在CLK 。此输出必须连接到
FB_INT 。
"True"反馈输入，提供反馈信号到内部锁相环
与CLK_INT同步，以消除相位误差。
"Complementary"反馈输入，提供信号到内部PLL
用于与CLK_INC同步，以消除相位误差。
断电。 LVCMOS输入
描述
1, 7, 8, 18, 24, 25,
GND
31, 41, 42, 48
16
17
AVDD
AGND
27, 29, 39, 44, 46,
CLKT （9 ：0）
22, 20, 10, 5, 3
26, 30, 40, 43, 47,
CLKC （9 ：0）
23, 19, 9, 6, 2
14
13
33
CLK_INC
CLK_INT
FB_OUTC
32
36
35
37
FB_OUTT
FB_INT
FB_INC
PD ＃
OUT
IN
IN
IN
此PLL时钟缓冲器是专为V
DD
2.5V的， AV
DD
的2.5V和差分数据输入和输出电平。
ICS93V857-XXX
是分配的差分时钟输入对（ CLK_INC ， CLK_INT ）十一个零延迟缓冲器
差分对时钟输出（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ）和一个差分对反馈时钟输出（ Fb_out分别，
FB_OUTC ） 。时钟输出由输入时钟（ CLK_INC ， CLK_INT ） ，反馈时钟进行控制（ FB_INT ，
FB_INC ） ， 2.5 -V LVCMOS输入（ PD ＃ ）和模拟电源输入（ AV
DD
） 。当输入端（ PD ＃ ）为低，而电源
应用中，接收器被禁止时，PLL被关断和差分时钟输出为三态。当AV
DD
接地， PLL被关闭，旁路用于测试目的。
当输入频率小于所述锁相环， appproximately为20MHz的工作频率，该装置将输入
低功率模式。在差分输入端的输入的频率检测电路，独立于输入缓冲器，
将检测到的低频条件并执行相同的低功耗的特点为当（PD ＃ ）输入为低。当
输入频率增加至大于约20MHz时，PLL将被重新打开时，输入和
输出将被启用和PLL将得到的反馈时钟对（ FB_INT ， FB_INC ）与输入之间的相位锁定
时钟对（ CLK_INC ， CLK_INT ） 。
锁相环中
ICS93V857-XXX
时钟驱动器使用的输入时钟（ CLK_INC ， CLK_INT ）和反馈时钟（ FB_INT ，
FB_INC ），以提供高性能，低偏移，低抖动输出差分时钟（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ） 。
ICS93V857-XXX
也能够跟踪扩频时钟（SSC） ，从而降低EMI 。
ICS93V857-XXX
的特点是操作从0℃至85 ℃。
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2
ICS93V857-XXX
绝对最大额定值
电源电压（ VDD & AVDD ） 。 。 。 。 。 。 。 。 。 。 。
逻辑输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
工作环境温度。 。 。 。 。 。 。 。 。 。
储存温度。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
-0.5V至4.6V
GND - 0.5V至V
DD
+ 0.5V
0 ° C至+ 85°C
-65 ° C至+ 150°C
超出上述上市
绝对最大额定值
可能对器件造成永久性损坏。这些
额定值仅应力的规格和装置的这些功能操作或上述任何其他情况
在规范的业务部门所列出的是不是暗示。暴露在绝对最大额定值条件
长时间可能会影响产品的可靠性。
电气特性 - 输入/电源/通用输出参数
T
A
= 0 - 85℃ ;电源电压AVDD ， VDD = 2.5 V +/- 0.2V （除非另有说明）
参数
输入高电流
输入低电平电流
工作电源
当前
输入钳位电压
高电平的输出
电压
低电平输出电压
符号
I
IH
I
IL
I
DD2.5
I
DDPD
V
IK
V
OH
V
OL
条件
V
I
= V
DD
或GND
V
I
= V
DD
或GND
C
L
= 0pf @ 100MHz的
C
L
= 0pF
V
DDQ
= 2.3V Iin的= -18mA
I
OH
= -1毫安
I
OH
= -12毫安
I
OL
= 1毫安
I
OL
= 12毫安
V
I
= GND或V
DD
V
OUT
= GND或V
DD
民
5
典型值
最大
5
250
65
V
DD
- 0.1
1.7
2.45
2.10
0.05
0.35
3
3
90
-1.2
单位
A
A
mA
mA
V
V
V
V
V
pF
pF
0.1
0.6
C
IN
输入电容
1
C
OUT
输出电容
1
1
通过设计，在233MHz的保证，而不是100 ％生产测试。
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3
ICS93V857-XXX
推荐运行条件
（见注1）
T
A
= 0 - 85°C ;电源电压AVDD ， VDD = 2.5 V +/- 0.2V （除非另有说明）
参数
电源电压
低电平输入电压
符号
V
DDQ
, A
VDD
V
IL
条件
民
2.3
典型值
2.5
0.4
最大
2.7
V
DD
/2 - 0.18
0.7
2.1
V
DD
+ 0.6
V
DD
+ 0.3
V
DD
+ 0.6
V
DD
+ 0.6
V
DD
/2 + 0.15
V
DD
/2
V
DD
/2 + 0.2
-12
12
V
DD
=2.7V, V
OUT
=V
DD
或GND
0
0.1
±10
85
单位
V
V
V
V
V
V
V
V
V
V
mA
mA
mA
°C
高电平输入电压
直流输入信号电压
（注2 ）
差分输入信号
电压（注3）
输出差分交叉
电压（注4 ）
输入差分交叉
电压（注4 ）
高电平输出电流
低电平输出电流
高阻抗
输出电流
工作自由空气
温度
V
IH
V
IN
CLK_INT ， CLK_INC ， FB_INC ，
FB_INT
PD ＃
-0.3
CLK_INT ， CLK_INC ， FB_INC ，
V
DD
/2 + 0.18
FB_INT
PD ＃
1.7
-0.3
DC - CLK_INT ， CLK_INC ，
FB_INC ， FB_INT
AC - CLK_INT ， CLK_INC ，
FB_INC ， FB_INT
0.36
0.7
V
DD
/2 - 0.15
V
DD
/2 - 0.2
V
ID
V
OX
V
IX
I
OH
I
OL
I
OZ
T
A
注意事项：
1.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
2.直流输入信号电压用于差分输入的允许直流执行。
3.差分输入信号电压指定的差分电压[VTR - VCP ]
需要切换，其中VTR是真正的输入电平，并VCP是
互补的输入电平。
4.差分交叉点电压，预计跟踪V的变化
DD
并且是
电压，在该差分信号必须穿越。
0693K—03/13/03
4
ICS93V857-XXX
时序要求
T
A
= 0 - 85℃ ;电源电压AVDD ， VDD = 2.5 V +/- 0.2V （除非另有说明）
条件
参数
符号
民
最大
最大时钟频率
3
应用频率
范围
3
输入时钟的占空比
CLK稳定
频率
op
频率
APP
d
TIN
T
刺
2.5V+0.2V
2.5V+0.2V
33
60
40
233
170
60
100
单位
兆赫
兆赫
%
s
开关特性
参数
低到高的电平
传播延迟时间
高到低的水平传播
延迟时间
输出使能时间
输出禁止时间
周期抖动
半周期抖动
输入时钟转换率
输出时钟转换率
循环周期抖动
相位误差
输出到输出偏斜
上升时间，下降时间
1
符号
t
PLH1
t
PHL1
t
en
t
DIS
t
JIT （元）
t
JIT （ HPER ）
t
SL （I）的
t
SL （ O）
t
CYC
-t
CYC
t
（相位误差） 4
t
SKEW
t
r
, t
f
条件
CLK_IN到任何输出
CLK_IN到任何输出
PD ＃到任何输出
PD ＃到任何输出
66/100/125/133/167MHz
100 <170MHz
≥170MHz
到233MHz的
66/100/133/167MHz
66/100/125/133/167MHz
民
典型值
5.5
5.5
5
5
最大
单位
ns
ns
ns
ns
ps
ps
ps
V / ns的
V / ns的
ps
ps
ps
ps
-40
-100
-120
1
1
-50
0
40
800
LOAD = 120Ω / 16pF的
650
40
100
50
4
2
60
50
60
950
注意事项：
1.指在PLL旁路模式同相输出转换。
2.当脉冲偏移是在频率几乎恒定，占空比误差
增加在更高的频率。这是由于下式：占空比=吨
wH
/t
c
，分别为
的周期（叔
c
）随着频率上升。
保证应用程序的频率范围3.开关特性。
4.静态相位偏移移设计。
0693K—03/13/03
5
QQ：2880707522 复制
