集成
电路
系统公司
ICS9250-26
频率发生器&集成缓冲器对赛扬& PII / III
推荐应用：
810 / 810E型芯片组。提供了三种CPU速度
（ 66.6 ， 100 ， 133MHz的）与SDRAM = 133.3MHz 。
输出特点：
3 CPU （ 2.5V ） 66.6 / 133.3MHz （高达150MHz
实现通过I
2
C)
9 SDRAM （ 3.3V ） @ 133.3MHz （高达150MHz
实现通过I
2
C)
8个PCI （ 3.3 V ） @ 33.3MHz
2 IOAPIC （ 2.5V ） @ 33.3兆赫
2 Hublink钟表（ 3.3 V ） @ 66.6兆赫
2个USB （ 3.3V ） @ 48兆赫（非扩频）
1 REF （ 3.3V ） @ 14.318兆赫
产品特点：
支持扩频调制，
向下蔓延0至-0.5 ％和± 0.25 ％中心蔓延。
I
2
电源管理支持C
通过PD ＃高效的电源管理方案
使用外部14.138 MHz的晶振
备用频率选择可以通过我
2
C
控制权。
引脚配置
*FS2//REF0
VDD0
X1
X2
GND0
GND1
3V66-0
3V66-1
VDD1
VDD2
PCICLK0
PCICLK1
PCICLK2
GND2
PCICLK3
PCICLK4
GND2
PCICLK5
PCICLK6
PCICLK7
VDD2
VDD3
GND3
GND4
48MHz_0
48MHz_1
VDD4
FS0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
GNDL1
IOAPIC0
IOAPIC1
VDDL1
CPUCLK0
VDDL0
CPUCLK1
CPUCLK2
GNDL0
GND5
SDRAM0
SDRAM1
VDD5
SDRAM2
SDRAM3
GND5
SDRAM4
SDRAM5
VDD5
SDRAM6
SDRAM7
GND5
SDRAM_F
VDD5
PD ＃
SCLK
SDATA
FS1
56引脚SSOP 300MIL
*此输入具有120KΩ下拉到GND 。
框图
的功能
FS2
X
X
0
0
1
1
FS1
0
0
1
1
1
1
FS0
0
1
0
1
1
0
功能
三态
TEST
积极CPU = 66MHz的
SDRAM = 100MHz的
活跃的CPU为100MHz =
SDRAM = 100MHz的
积极CPU = 133MHz的
SDRAM = 100MHz的
（特殊情况）
积极CPU = 133MHz的
SDRAM = 133MHz的
9250-26 B版01年1月19日
第三方的品牌和名称均为其各自所有者的财产。
ICS保留随时修改中确定的设备数据的权利
本出版物，恕不另行通知。 ICS建议其客户
获取所有设备数据的最新版本，以确认任何
信息正在依靠由客户是最新和准确。
ICS9250-26
ICS9250-26
概述
该
ICS9250-26
是810 / 810E型芯片组的单芯片时钟解决方案。它提供了所有必要的时钟信号
这样的系统。
扩频可以通过我启用
2
C语言编程。扩频通常会降低电磁干扰8分贝到10分贝。这
简化了EMI认证，而不诉诸板设计迭代或昂贵的屏蔽。该ICS9250-26采用
专有的闭环设计，它严格控制散布在工艺和温度变化的百分比。
引脚配置
引脚数
1
3
4
P I N NA M E
FS2
REF0
X1
X2
TYPE
OUT
OUT
OUT
OUT
PWR
OUT
PWR
OUT
OUT
OUT
IN
IN
IN
OUT
OUT
PWR
OUT
PWR
OUT
描述
功能选择引脚。确定CPU频率，所有输出
功能（ 50
)
3.3V ， 14.318MHz的参考时钟输出。
晶振输入，具有内部装载帽（ 33pF的）和反馈
从X2电阻
晶振输出，标称14.318MHz 。有内部负荷
帽（ 33pF的）
接地引脚， 3.3V电源
3 。 3 VF我XE 6 6 MH zclockoutputsfor HUB
3.3V电源
3.3V PCI时钟输出，同步CPUCLKS
3 。 3 VF我XE 4 8 MH zclockoutputsfor USB
功能选择管脚。确定CPU频率，所有输出
功能。请参阅功能表第3页。
因为我的数据输入
2
C串行输入。
我的时钟输入
2
C输入
异步低电平有效输入引脚用于关断器件
进入低功率状态。内部时钟被禁用，
VCO和晶体被停止。电源的延迟降低
将不大于3毫秒。
3.3V输出的100MHz运行。所有的SDRAM输出可以开启
通过我关闭
2
C
3.3V的自由运行的100MHz的SDRAM不影响我
2
C
地面为CPU & APIC 2.5V电源
2.5V主机总线时钟输出。为66MHz或100MHz的133MHz的
根据FS引脚
2.5V电源suypply的CPU & IOAPIC
2.5V时钟输出的33.3MHz运行。
47, 41, 35, 24, 23,
GND（ 5:0）
17, 14, 6, 5
8, 7
3V66 [1:0]
44, 38, 33, 27, 22,
VDD（ 5:0）
21, 10, 10, 9, 2
20,19,18,16,
PCICLK （ 7 ： 0 ）
15,13,12,11
26, 25
29, 28
30
31
32
48MHz的（1： 0）
FS（ 1：0 ）
SDATA
SCLK
PD ＃
36, 37, 39, 40, 42,
SDRAM（ 7：0 ）
43, 45, 46
34
56,48
52, 50, 49
51, 53
54, 55
SDRAM_F
GNDL （1： 0）
CPUCLK （2 ：0）
VDDL （1： 0）
IOAPIC （1： 0）
2
ICS9250-26
最大允许电流
810E
条件
掉电模式
（ PWRDWN ＃ = 0
全66MHz的有源
SEL1， 0 = 10
全有源100MHz的
SEL1， 0 = 11
最大2.5V电源消耗
最大离散帽负荷，
VDDQ2 = 2.625V
所有的静态输入= Vddq3或GND
10mA
70mA
100mA
最大2.5V电源消耗
最大离散帽负荷，
Vddq2 = 3.465V
所有的静态输入= Vddq3或GND
10mA
280mA
280mA
时钟使能配置
PD ＃
0
1
CPUCLK
低
ON
SDRAM
低
ON
IOAPIC
低
ON
66MHz
低
ON
PCICLK
低
ON
REF ，
48MHz
低
ON
OSC
的F
ON
压控振荡器
关闭
ON
电源组*
VDD0 ， GND0 = REF &水晶
VDD1 ， GND1 = 3V66
VDD2 ， GND2 = PCICLK
VDD3 ， GND3 = PLL内核
VDD4 ， GND4 = 48MHz的
VDD5 ， GND5 = SDRAM_F ， SDRAM
VDDL0 ， GNDL0 = CPUCLK
VDDL1 ， GNDL1 = IOAPIC
*为确保所述处理器将启动到所需的频率， 3.3V电源的ICS9250-26需要达到一个稳定的
条件之前的2.5V电源一样。在大多数系统中， 2.5V的功率斜坡上升高于3.3V斜坡慢。对于那些
情况下，没有特殊的要求是必要的。
3
ICS9250-26
一般我
2
C串行接口信息
本节中的信息假定读者熟悉我
2
C语言编程。
欲了解更多信息，请联系ICS为我
2
C语言编程应用笔记。
如何写：
控制器（主机）发送一个起始位。
控制器（主机）发送写地址D2
(H)
ICS时钟将
应答
控制器（主机）发送一个哑命令代码
ICS时钟将
应答
控制器（主机）发送一个空字节计数
ICS时钟将
应答
控制器（主机）开始发送第一个字节（字节0）
经过5个字节
ICS时钟将
应答
每个字节
一次一个。
控制器（主机）发送一个停止位
如何阅读：
控制器（主机）将发送起始位。
控制器（主机）发出读地址D3
(H)
ICS时钟将
应答
ICS时钟将发送
字节数
控制器（主机）确认
ICS时钟发送一个字节
（字节0）字节5
控制器（主机）需要确认每个字节
控制器（主机）将发送一个停止位
如何写：
控制器（主机）
开始位
地址
D2
(H)
假命令代码
确认
虚拟字节数
确认
BYTE 0
确认
1个字节
确认
2字节
确认
BYTE 3
确认
4个字节
确认
BYTE 5
确认
停止位
确认
停止位
确认
BYTE 5
确认
4个字节
确认
BYTE 3
确认
2字节
确认
1个字节
确认
BYTE 0
ICS （从/接收器）
如何阅读：
控制器（主机）
开始位
地址
D3
(H)
ICS （从/接收器）
确认
确认
字节数
注意事项：
1.
2.
3.
4.
5.
在ICS时钟发生器是一个从/接收器，我
2
C分量。它可以回读存储在锁存器中的数据
VERI网络阳离子。
读回将支持英特尔PIIX4 "Block - Read"协议。
由该时钟发生器所支持的数据传输速率为100K位/秒或更小（标准模式）
该输入工作电压为3.3V的逻辑电平。
该数据字节的格式是8位字节。
为了简化该时钟发生器我
2
C接口，协议设置为只使用"Block - Writes"从控制器。该
字节必须按顺序访问，从最低到最高字节与停止后的任何完整的字节的能力
已被转移。上面显示的命令代码和字节数必须发送，但数据被忽略的那些
两个字节。数据被加载到停止顺序发出。
在上电时，所有寄存器被设置为一个默认状态，如图所示。
6.
4
ICS9250-26
字节5 ： ICS保留功能和频率选择寄存器（默认在PWD说明）
位
Bit7
Bit6
Bit5
FS2
（ HW ）
0
0
0
0
0
0
位
(3,0)
0
0
1
1
1
1
1
1
1
1
Bit4
Bit2
Bit1
Desctiption
ICS保留位（必须是0时钟运行正常）
ICS保留位（必须是0时钟运行正常）
ICS保留位（必须是0时钟运行正常）
位（3,0）
FS0
（ HW ）
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
(Bit3)
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SEL0
(Bit0)
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
CPUCLK SDRAM
兆赫
兆赫
66.67
70.00
72.67
74.67
100.00
105.00
109.00
112.01
133.34
140.00
120.00
124.00
133.34
150.00
140.00
132.99
100.00
105.00
109.00
112.00
100.00
105.00
109.00
112.00
133.34
105.00
90.00
124.00
100.00
150.00
140.00
132.99
3V66
兆赫
66.60
70.00
72.67
74.66
66.60
70.00
72.67
74.66
88.66
70.00
60.00
82.66
66.60
75.00
70.00
66.60
PCICLK
兆赫
33.30
35.00
36.33
37.33
33.30
35.00
36.33
37.33
44.33
35.00
30.00
41.33
33.30
37.50
35.00
33.30
0
1
1
XXXX
注1
PWD
0
0
0
0 =向下扩频扩频0至-0.5 ％
1 =传播中心扩频± 0.25 ％
未使用（需1的正常运行时钟）
未使用（需1的正常运行时钟）
注1 ：
默认情况下，在电将成为第3位和第0位为00 ，与FS0 ， FS2的外部硬件的选择
定义的特定频率。
5
QQ：2880707522 复制
