集成
电路
系统公司
ICS9250-12
频率时序发生器奔腾II / III系统
概述
该
ICS9250-12
是一个主时钟信号综合器芯片为
使用Rambus的DRAM的接口的Pentium II的系统。
此芯片提供所需的所有这样的系统中的时钟
与直接Rambus的时钟发生器（ DRCG ）使用时，
芯片如ICS9212-01 ，02， 03和一个PCI缓冲器9112-17 。
扩频可以通过驱动扩散＃启用
引脚有效。扩频通常会降低系统的EMI
通过8分贝至10dB 。这简化了EMI无资质
诉诸板设计迭代或昂贵的屏蔽。该
ICS9250-12
采用专有的闭环设计，
其中严格控制散布在的百分比
工艺和温度变化。
该CPU / 2时钟输入的DRCG 。
特点
生成下面的系统时钟：
- 4个CPU时钟（ 2.5V ， 100 / 133MHz的）
- 8个PCI时钟，包括1自由运行（ 3.3V ， 33MHz的）
- 2个CPU / 2个时钟（ 2.5V ， 50 / 66MHz的）
- 3 IOAPIC时钟（ 2.5V ， 16.67MHz ）
- 4个固定频率66MHz的时钟（ 3.3V ， 66MHz的）
- 2 REF时钟（ 3.3V ， 14.318MHz ）
- 1个USB时钟（ 3.3V ， 48MHz的）
通过PD ＃高效的电源管理， CPU_STOP ＃
和PCI_STOP ＃ 。
CPU的典型值为0.5％下降扩频调制， PCI ，
IOAPIC ， 3V66和CPU / 2输出时钟。
使用外部14.318MHz晶振。
主要技术参数：
CPU输出抖动： 150ps的
IOAPIC输出抖动： 250PS
CPU / 2 ， 3V66 ， PCI输出抖动： 250PS
CPU （ 0 ： 3 ） CPU / 2输出偏斜： <175ps
PCI_F ， PCI 1 ： 7输出偏斜： <500ps
3V66 （ 0 ： 3 ）输出偏斜<250ps
IOAPIC （ 0 ： 2 ）输出偏斜<250ps
CPU为3V66 （ 0 ： 3 ）输出偏置： 0.0 - 1.5ns （ CPU引出）
CPU与PCI输出失调： 1.5 - 4.0ns （ CPU引脚）
CPU为APIC输出偏移1.5 - 4.0ns （ CPU引出）
引脚配置
框图
56引脚SSOP
9250-12 B版00年2月23日
ICS保留随时修改中确定的设备数据的权利
本出版物，恕不另行通知。 ICS建议其客户
获取所有设备数据的最新版本，以确认任何
信息正在依靠由客户是最新和准确。
ICS9250-12
引脚说明
引脚数
1
2, 3
4
5
6
7, 13, 19
8
引脚名称
GNDREF
REF （0： 1）
VDDref
X1
X2
GNDPCI
PCICLK_F
TYPE
PWR
OUT
PWR
IN
OUT
PWR
OUT
OUT
PWR
PWR
OUT
PWR
IN
PWR
OUT
PWR
IN
IN
描述
GND引脚REF时钟
14.318MHz的参考时钟输出电压为3.3V
电源引脚REF时钟
XTAL_IN 14.318MHz晶振输入
XTAL_OUT晶振输出
GND引脚PCICLKs
自由运行PCI时钟频率为3.3V 。同步于CPU的时钟。不受影响
由PCI_STOP ＃输入。
PCI时钟输出电压为3.3V 。同步于CPU的时钟。
3.3Volts电源引脚PCICLKs
GND引脚3V66输出
66MHz的输出电压为3.3V 。这些输出时停止CPU_STOP ＃是
积极推动..
电源引脚为3V66时钟。
这将选择的频率为CPU和CPU / 2输出。高=
为133MHz ，低= 100MHz的
接地引脚为48MHz的输出
固定的48MHz的时钟输出。 3.3V
电源引脚为48MHz的输出。
功能选择管脚。见真值表细节。
使扩频时有效（低） 。调节所有的CPU ， PCI ，
IOAPIC ， 3V66和CPU / 2个时钟。不影响REF和48MHz的
时钟。 0.5 ％下调扩频调制。
这种异步输入功率下来的芯片驱动器时有效（低） 。
内部的PLL被禁用，所有的输出时钟保持为低
状态。
这台异步输入停止CPUCLK的[0： 3]和3V66 [0：3 ]的时钟在
逻辑"0"时驱动为有效（低） 。不影响CPU / 2个时钟。
这种异步输入将暂停PCICLK [1 ： 7 ]在logic"0"时驱动
活性（低） 。 PCICLK_F不受该输入。
接地引脚PLL内核
电源引脚的PLL内核。 3.3V
电源引脚的CPUCLKs 。 2.5V
接地引脚CPUCLKs
主机总线时钟输出在2.5V 。 133MHz的100MHz的还是取决于国家
的SEL 133 / 100MHz的。
接地引脚CPU / 2个时钟。
2.5V输出时钟的1/2的CPU频率。 66MHz的or50MHz视
在SEL 100分之133 ＃输入引脚的状态。
电源引脚的CPU / 2个时钟。 2.5V
接地引脚IOAPIC输出。
IOAPIC时钟的2.5V 。同步与CPUCLKs ，但固定在
16.67MHz.
电源引脚的IOAPIC输出。 2.5V 。
9, 11, 12, 14, 15,
PCICLK [1： 7]
17, 18
10, 16
20, 24
21, 22, 25, 26
23, 27
28
29
30
31
32, 33
34
VDDpci
GND66
3V66[0:3]
VDD66
SEL百分之一百三十三＃
GND48
48MHz
VDD48
SEL [ 0：1]
SPREAD ＃
35
PD ＃
IN
36
37
38
39
43, 47
40, 44
41, 42, 45, 46
48
49, 50
51
52
53, 54, 55
56
CPU_STOP ＃
PCI_STOP ＃
GNDCOR
VDDCOR
VddLCPU
GNDLCPU
CPUCLK [0：3 ]
GNDLCPU/2
CPU / 2 [0：1 ]
VDDLCPU/2
GNDLIOAPIC
IOAPIC [0： 2]
VDDLIOAPIC
IN
IN
PWR
PWR
PWR
PWR
OUT
PWR
OUT
PWR
PWR
OUT
PWR
2
ICS9250-12
频率选择：
SEL
133 / 100- SEL1 SEL0
#
0
0
0
0
0
1
0
0
1
1
1
1
1
1
0
0
1
1
0
1
0
1
0
1
中央处理器
兆赫
高阻
不适用
100
100
CPU/2
兆赫
高阻
不适用
50
50
3V66
兆赫
高阻
不适用
66
66
PCI
兆赫
高阻
不适用
33
33
48
兆赫
高阻
不适用
高阻
REF
兆赫
高阻
不适用
14.318
14.318
不适用
14.318
14.318
IOAPIC
兆赫
高阻
不适用
16.67
16.67
测试模式（ 1 ）
版权所有
不适用
16.67
16.67
评论
三州
版权所有
48MHz的PLL
残
注意：
1. TCLK是一个测试时钟测试模式驱动的X1输入。
48
TCLK / -
TCLK / 2 TCLK / 4 TCLK / 4 TCLK / 8
2
不适用
不适用
不适用
不适用
不适用
13 3
66
66
33
高阻
133
66
66
33
48
TCLK TCLK / 16
ICS9250-12电源管理功能：
CPU_STOP ＃
X
0
0
1
1
PD ＃
0
1
1
1
1
PCI_STOP ＃ CPUCLK CPU / 2 IOAPIC
X
0
1
0
1
低
低
低
ON
ON
低
ON
ON
ON
ON
低
ON
ON
ON
ON
3V66
低
低
低
ON
ON
PCI
低
低
ON
低
ON
PCI_F
低
ON
ON
ON
ON
REF 。
48MHz
低
ON
ON
ON
ON
OSC
关闭
ON
ON
ON
ON
压控振荡器
关闭
ON
ON
ON
ON
注意：
1.低意味着保持静态低至每延时的要求下页输出。
2，灯亮表示处于活动状态。
3. PD ＃被拉至低电平，影响所有的输出，包括REF和48 MHz的输出。
4.所有3V66以及所有CPLU时钟应停止清洁时CPU_STOP ＃被拉低。
5. CPU / 2 ， IOAPIC （REF） 48兆赫的信号不是由CPU_STOP ＃的功能控制，并且被使能所有在所有条件下
除了PD ＃ =低
电源组：
VDDREF ， GNDREF = REF时， X1，X2
GNDPCI ， VDDPCI = PCICLK
VDD66 ， GND66 = 3V66
VDD48 ， GND48 = 48MHz的
VDDCOR ， GNDCOR = PLL内核
VDDLCPU / 2 ， GNDLCPU / 2 = CPU / 2
VDDLIOAPIC ， GNDIOAPIC = IOAPIC
3
ICS9250-12
电源管理要求：
潜伏期
SINGAL
葛州
0（禁用）
1 （启用）
0（禁用）
1 （启用）
1（正常操作）
0 （断电）
的上升沿号
PCICLK
1
1
1
1
3mS
2max.
CPU_STOP
PCI_STOP ＃
PD ＃
注意：
开/关延时的时钟禁用之间自由运行PCICLKs上升沿的数量界定1.时钟变低/
高第一个有效时钟散发出来的设备。
2.启动等待时间，当PWR_DWN ＃变为无效（高电平时的第一个有效时钟从设备dirven来。
CPU_STOP ＃时序图
CPU_STOP ＃是一个异步输入到时钟合成器。它是用来关闭CPU和3V66时钟为低功耗
操作。 CPU_STOP ＃被异步置位由外部时钟控制逻辑与的自由运行的PCI上升沿
时钟（因而CPU时钟） ，并且必须在内部同步到外部输出。所有其它时钟会继续运行
而CPU的时钟被禁止。在CPU时钟必须始终停在低状态，并开始以这样的方式来
保证高的脉冲宽度是一个完整的脉冲。
PCICLK_F只有一个上升沿被允许
时钟控制逻辑后
切换为CPU和3V66输出成为启用/禁用。
注意事项：
1.所有定时是参照内部CPUCLK 。
2.内部标签装置的芯片内部，只是一个参考。这
其实未必的方式来控制设计。
3. CPU_STOP ＃信号是，必须作出同步输入葛
自由运行PCICLK_F
4. 3V66时钟也停止/启动前
5. PD ＃和PCI_STOP ＃显示在一个高的状态。
图6.相对于133MHz的显示。类似的操作时， CPU
为100MHz
4
ICS9250-12
PCI_STOP ＃时序图
PCI_STOP ＃是一个输入到时钟合成器和必须进行同步于时钟驱动PCICLK_F输出。它被用来
关闭的PCI时钟为低功耗操作。所需的PCI时钟被停止在低电平状态，并开始以使得
全高脉冲宽度保证。
PCICLK_F只有一个上升沿被允许
后的时钟控制逻辑切换为
成为启用/禁用PCI输出。
注意事项：
1.所有时序参考CPUCLK 。
2. PCI_STOP ＃信号是一个输入信号，该信号必须进行同步以PCICLK_F输出。
3.内部装置的芯片内。
4.所有其他时钟继续运行不受干扰。
5. PD ＃和CPU_STOP ＃显示在一个高的状态。
图6.相对于133MHz的显示。当CPU为100MHz类似的操作。
5
QQ：2880707522 复制
