集成
电路
系统公司
ICS9250-08
频率发生器&集成缓冲器对赛扬& PII / III
推荐应用：
BX ，阿波罗临133型芯片组。
输出特点：
3 - 处理器@ 2.5V ，高达150MHz 。
17 - SDRAM @ 3.3V ，高达150MHz 。
7 - PCI 3.3V @
2 - IOAPIC @ 2.5V
1 - 为48MHz ， 3.3V @定。
1 - 的24MHz @ 3.3V
2 - REF @ 3.3V ， 14.318MHz 。
产品特点：
高达150MHz的频率支持
支持电源管理： CPU ， PCI ，停止和电源
倒模形式我
2
C语言编程。
扩频的EMI控制（ 0至-0.5 ％ ， ±0.25 ％ ） 。
使用外部14.318MHz晶振
关键的特定连接的阳离子：
CPU - CPU ： <175ps
CPU - PCI ：分= 1纳秒=最大4ns的
PCI - PCI ： <250ps
SDRAM - SDRAM ： <500ps
引脚配置
VDDref
*FS2/REF1
*PCI_STOP/REF0
GND
X1
X2
VDDpci
* MODE / PCICLK_F
**FS3/PCICLK0
GND
PCICLK1
PCICLK2
PCICLK3
PCICLK4
VDDpci
PCICLK5
BUFFERIN
SDRAM11
SDRAM10
VDDSDR
SDRAM9
SDRAM8
GND
SDRAM15
SDRAM14
GND
SDATA
2
我知道了
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDLIOAPIC
IOAPIC0
IOAPIC_F
GND
CPUCLK_F
CPUCLK1
VddLCPU
CPUCLK2
GND
CPU_STOP ＃
SDRAM_F
VDDSDR
SDRAM0
SDRAM1
GND
SDRAM2
SDRAM3
SDRAM4
SDRAM5
VDDSDR
SDRAM6
SDRAM7
GND
SDRAM12
SDRAM13
VDD48
24MHz/FS0*
48MHz/FS1*
{
56引脚SSOP
框图
PLL2
÷2
的240K *内部上拉电阻到3.3V的输入指示
**内部下拉的240K电阻到GND上注明的投入。
48MHz
24MHz
IOAPIC_F
的功能
FS3
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
FS2
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
FS1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
FS0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
中央处理器
（兆赫）
133
124
150
140
105
110
115
120
100.3
133
112
103
66.8
83.3
75
124
PCICLK （兆赫）
33.3 （CPU / 4）的
31 （CPU / 4）
37.5 （CPU / 4）的
35 （CPU / 4）
35 （CPU / 3）
36.67 （CPU / 3）
38.33 （CPU / 3）
30.00 （CPU / 3）
33.43 （CPU / 3）
44.33 （CPU / 3）
37.33 （CPU / 3）
34.33 （CPU / 2）
33.40 （CPU / 2）
41.65 （CPU / 2）
37.5 （CPU / 2）
41.33 （CPU / 2）
X1
X2
XTAL
OSC
停止
IOAPIC0
2
文献[ 1 ： 0 ]
CPUCLK_F
CPUCLK [2： 1]
PLL1
传播
SPECTRUM
FS [ 3：0]
模式
POR
LATCH
1
停止
2
4
PCI
时钟
Divder
停止
6
PCICLK [5：0 ]
PCICLK_F
CPU_STOP ＃
PCI_STOP ＃
2
控制
逻辑
CONFIG 。
注册。
停止
我知道了
SCLK
{
SDATA
16
SDRAM的[15：0 ]
SDRAM_F
BUFFERIN
9250-08版本 99年10月8日
第三方的品牌和名称均为其各自所有者的财产。
ICS保留随时修改中确定的设备数据的权利
本出版物，恕不另行通知。 ICS建议其客户
获取所有设备数据的最新版本，以确认任何
信息正在依靠由客户是最新和准确。
ICS9250-08
ICS9250-08
引脚配置
引脚数
2
P I N NA M E
REF1
FS2
1
REF0
P C I _ S到P＃
1
TYPE
OUT
IN
OUT
IN
PWR
IN
OUT
OUT
IN
IN
OUT
OUT
IN
IN
IN
OUT
IN
OUT
IN
PWR
描述
14.318 MHz参考时钟输出
L atchedfrequen CY selectinput 。 H A S·P ü L L - U P T O服务V D D P C I
14.318MHz的参考时钟输出
暂停PCICLK [ 5 ： 0 ]为逻辑时"0"水平低。
（在移动， MODE = 0时）
地面上。
14.318MHz输入。有内部负荷帽， （标称33pF的） 。
晶振输出。有内部负荷上限（ 33pF的）和反馈
电阻X1
自由运行的总线时钟不影响PCI_STOP ＃
锁存输入模式选择。转换引脚3 PCI_STOP ＃当
低功耗管理。
锁存频率选择输入，下拉
自由运行的总线时钟不影响PCI_STOP ＃
PCI时钟输出。
输入缓冲器
S erialdatainforserialc在网络gport 。 （我
2
C )
时钟输入串行配置端口。 （我
2
C)
24MHz的时钟输出的超级I / O或FD 。
L atchedfrequen CY selectinput 。 H A S·P ü L L - U P T O服务V D D 4 。
48MHz的时钟输出的USB接口。
L atchedfrequen CY selectinput 。 H A S·P ü L L - U P T O服务V D D 2 。
标称3.3V电源，看到电力集团的功能。
3
4, 10, 23, 26, 34, 42,
GND
48, 53
5
6
8
X1
X2
PCICLK_F
模式
1
FS3
1
PCICLK0
PCICLK [5： 1]
BU F F é R I
SDATA
SCLK
24MHz
30
FS0
1
29
1, 7, 15, 20,
31, 37, 45
24, 25, 32, 33, 18,
19, 21, 22, 35, 36,
38, 39, 40, 41, 43,
44
46
47
50, 56
55
51, 49
52
54
48MHz
FS1
1
VDDPCI ， VDDREF ，
VDDSDR ， VDD48
SDRAM的[15：0 ]
9
16, 14, 13, 12, 11
17
27
28
OUT
SDRAM时钟
SDRAM_F
P U _ S到P＃
VDDLCPU ，
VDDLIOAPIC
我OA P I C 0
CPUCLK [2： 1]
CPUCLK_F
我OA P I C _ F
OUT
IN
PWR
OUT
OUT
OUT
OUT
自由运行的SDRAM时钟不受CPU_STOP ＃
暂停CPUCLK [2： 1] ， IOAPIC0 ， SDRAM的[15 ：0]的
时钟的逻辑"0"级别低的时候。
CPU和IOAPIC时钟缓冲器的电源，标称值为2.5V 。
IOAPIC时钟输出。 （ 14.318 MHz）的Poweredby VDDLIOAPIC
CPU输出时钟。本站由VDDL2 （ 60或66.6MHz频率范围内）
自由运行的CPU输出时钟。不影响将ty的CPU_STOP ＃ 。
自激IOAPIC时钟输出。不受CPU_STOP ＃
（ 14.31818 MHz）的技术VDDLIOAPIC
注意事项：
1 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。用规格为10Mohm电阻
程序逻辑嗨到VDD或GND为逻辑低电平。
第三方的品牌和名称均为其各自所有者的财产。
2
ICS9250-08
概述
该
ICS9250-08
对于桌面的单芯片时钟解决方案/
使用BX ，阿波罗临133型芯片组设计。它提供
所有必要的时钟信号，用于这样的系统。
扩频可以通过我启用
2
C语言编程。
扩频通常会降低系统的电磁干扰8dB至
10分贝。这简化了EMI认证，而不诉诸
电路板设计迭代或昂贵的屏蔽。该ICS9250-08
采用专有的闭环设计，紧密
控制散布在处理的比例和
的温度变化。
串行编程我
2
C接口允许更改的功能，
停止的时钟程序和频率选择。
电源组
VDDREF = REF [1：0 ]中，X 1 ，X 2
VDDPCI = PCICLK_F ， PCICLK [5：0 ]
VDDSDR = SDRAM [ 15 ： 0 ] ，供应PLL内核，
VDD48 =为48MHz ， 24MHz的
VDDLIOAPIC = IOAPIC_F
VDDLCPU = CPUCLK_F [2： 1]
模式引脚 - 电源管理控制输入
模式
（锁存输入）
0
1
PCI_STOP ＃
（输入）
REF0
（输出）
第三方的品牌和名称均为其各自所有者的财产。
3
ICS9250-08
一般我
2
C串行接口信息
本节中的信息假定读者熟悉我
2
C语言编程。
欲了解更多信息，请联系ICS为我
2
C语言编程应用笔记。
如何写：
控制器（主机）发送一个起始位。
控制器（主机）发送写地址D2
(H)
ICS时钟将
应答
控制器（主机）发送一个哑命令代码
ICS时钟将
应答
控制器（主机）发送一个空字节计数
ICS时钟将
应答
控制器（主机）开始发送第一个字节（字节0）
经过5个字节
ICS时钟将
应答
每个字节
一次一个。
控制器（主机）发送一个停止位
如何阅读：
控制器（主机）将发送起始位。
控制器（主机）发出读地址D3
(H)
ICS时钟将
应答
ICS时钟将发送
字节数
控制器（主机）确认
ICS时钟发送一个字节
（字节0）字节5
控制器（主机）需要确认每个字节
控制器（主机）将发送一个停止位
如何写：
控制器（主机）
开始位
地址
D2
(H)
假命令代码
确认
虚拟字节数
确认
BYTE 0
确认
1个字节
确认
2字节
确认
BYTE 3
确认
4个字节
确认
BYTE 5
确认
停止位
确认
停止位
确认
BYTE 5
确认
4个字节
确认
BYTE 3
确认
2字节
确认
1个字节
确认
BYTE 0
ICS （从/接收器）
如何阅读：
控制器（主机）
开始位
地址
D3
(H)
ICS （从/接收器）
确认
确认
字节数
注意事项：
1.
2.
3.
4.
5.
在ICS时钟发生器是一个从/接收器，我
2
C分量。它可以回读存储在锁存器中的数据
VERI网络阳离子。
读回将支持英特尔PIIX4 "Block - Read"协议。
由该时钟发生器所支持的数据传输速率为100K位/秒或更小（标准模式）
该输入工作电压为3.3V的逻辑电平。
该数据字节的格式是8位字节。
为了简化该时钟发生器我
2
C接口，协议设置为只使用"Block - Writes"从控制器。该
字节必须按顺序访问，从最低到最高字节与停止后的任何完整的字节的能力
已被转移。上面显示的命令代码和字节数必须发送，但数据被忽略的那些
两个字节。数据被加载到停止顺序发出。
在上电时，所有寄存器被设置为一个默认状态，如图所示。
6.
第三方的品牌和名称均为其各自所有者的财产。
4
ICS9250-08
串行配置命令位图
字节0 ：功能和频率选择寄存器（默认值= 0 ）
位
第7位
描述
0 - ± 0.25 ％扩频调制
1 - ± 0.5 ％扩频调制
位2位6位5位4
CPU时钟
PCI
0111
100.3
33.43 （CPU / 3）
0110
133
44.33 （CPU / 3）
0101
112
37.33 （CPU / 3）
0100
103
34.3 （CPU / 3）
0011
66.8
33.4 （ CPU / 2 ）
0010
83.3
41.65(CPU/2)
0001
75
37.5 （CPU / 2）
0000
124
41.33 （CPU / 3）
1111
133
33.25 （CPU / 4）的
1110
124
31.00 （CPU / 4）的
1101
150
37.50 （ CPU / 4 ）
1100
140
35.00 （CPU / 4）的
1011
105
35.00 （CPU / 3）
1010
110
36.67 （CPU / 3）
1001
115
38.33 （CPU / 3）
1000
120
30.00 （CPU / 3）
0 - 频率选择由硬件选择，输入锁存
1 - 频率选择由第2位，6： 4（同上）
0 - 正常
1 - 扩频启用（中心扩频）
0 - 运行
1三态输出全部
PWD
0
Note1
第2位，
第6位： 4
第3位
第1位
位0
0
0
0
注： 1 。
默认情况下，在电将成为锁存逻辑输入定义的频率。第2位，第4 ，第5，
6顷默认为0000 ，并且如果第3位被写入1使用第2位，6： 4，则这些
应定义为在相同的写入周期所需的频率。
注意：
PWD =上电缺省
第三方的品牌和名称均为其各自所有者的财产。
5
QQ：2881677436 复制
