集成
电路
系统公司
ICS9250-11
频率时序发生器奔腾II / III ？系统
概述
该ICS9250-11是一个主时钟合成器芯片奔腾
使用Rambus的DRAM的接口II为基础的系统。该芯片
提供了所需的所有这样的系统中的时钟一起使用时
与直接Rambus的时钟发生器（ DRCG ）芯片，如
该ICS9212-01 ， 02 ， 03和PCI缓冲器9112-17 。
扩频可以通过驱动扩散＃启用
引脚有效。扩展频谱通常是通过降低系统的EMI
8分贝至10dB 。这简化了EMI无资质
诉诸板设计迭代或昂贵的屏蔽。该
ICS9250-11采用专有的闭环设计，这
严格控制过程传播过的百分比
的温度变化。
该CPU / 2时钟输入的DRCG 。
特点
生成下面的系统时钟：
- 6 - CPU时钟100 / 133MHz的（ 2.5V ） 。
- 2 - 的CPU / 2的输出进行同步存储器
基准（2.5V ） 。
- 4 - 固定频率时钟@ 66.6MHz频率范围内（ 3.3V ） 。
- 2 - 固定频率时钟@ 33.3MHz （ 3.3V ） 。
- 6 - IOAPIC时钟@ CPUCLK或16.667MHz的，
同步于CPU时钟（ 2.5V ）
- 1 - 48MHz的时钟（ 3.3V ）
- 2 - REF时钟@ 14.31818MHz
CPU的典型值为0.5％下降扩频调制， PCI ，
IOAPIC ， 3V66和CPU / 2输出时钟。
使用外部14.318MHz晶振。
框图
X1
X2
OSC
2
REF （0： 1）
引脚配置
SPREAD ＃
PLL
传播
SPECTRUM
6
CPUCLK （0： 5）
/2
/3
C
o
n
t
r
o
l
/3
/2
4
/4
/2
/2
6
IOAPIC （0： 5）
SEL百分之一百三十三＃
SEL （0： 1）
2
CPU / 2 （0： 1）
3V66 (0:3)
/2
2
3V33 (0:1)
PLL2
48MHz
电源组：
VDDREF ， GNDREF = REF时， X1，X2
VDD66 ， GND66 = 3V66
VDD33 ， GND33 = 3V33
VDD48 ， GND48 = 48MHz的
VDDCOR ， GNDCOR = PLL内核
VDDLCPU ， GNDLCPU = CPUCLK
VDDLCPU / 2 ， GNDLCPU / 2 = CPU / 2
VDDLAPIC ， GNDAPIC = IOAPIC
56引脚SSOP
9250-11 C版本00年3月20日
第三方的品牌和名称均为其各自所有者的财产。
ICS保留随时修改在本标识的设备数据的权利
出版，恕不另行通知。 ICS建议其客户获得
所有设备数据的最新版本，以确认任何信息所依赖
一旦由客户是当前和准确。
ICS9250-11
引脚说明
引脚数
1, 52, 53
引脚名称
GNDLAPIC
TYPE
PWR
描述
接地引脚IOAPIC输出。
2.5V输出时钟运行的同步分频的CPU
（主机总线）时钟频率。默认APIC是在运行
CPUCLK频率。
当FREQ_APIC绑低， APIC是在固定运行
16.67兆赫。
如果CPU = 133兆赫， APIC = CPU / 8
如果CPU = 100兆赫， APIC = CPU / 6
电源引脚的IOAPIC输出。 2.5V 。
电源引脚REF时钟
XTAL_IN 14.318MHz晶振输入
XTAL_OUT晶振输出
3.3V 14.318 MHz的时钟输出。 APIC时钟魁梧的选择
固定的16.67 MHz的APIC时钟输出。
如果FREQ_APIC ＃ = 0 ， APIC时钟= 16.67 MHz的
如果FREQ_APIC ＃ =开放， APIC时钟= CPU / 4
3.3V 14.318MHz时钟输出。
TEST ＃采样为低电平（外部用10K下拉） 。所有的时钟
输出三态。
电源引脚为3V66时钟。
66MHz的输出电压为3.3V 。这些输出被停止时
CPU_STOP ＃被驱动为有效..
接地引脚3V输出。
3.3V固定33MHz的时钟输出。
3.3V电源PLL内核。
接地引脚为48MHz的输出
固定的48MHz的时钟输出。 3.3V
电源引脚为48MHz的输出。
这将选择的频率为CPU和CPU / 2输出。高=
为133MHz ，低= 100MHz的
功能选择管脚。见真值表细节。
使扩频时有效（低） 。调节所有的CPU ，
PCI ， IOAPIC ， 3V66和CPU / 2个时钟。不影响REF和
48MHz的时钟。 0.5 ％下调扩频调制。
电源引脚的CPU / 2个时钟。 2.5V
2.5V输出时钟的1/2的CPU频率。 66MHz的or50MHz
根据SEL百分之一百三十三＃输入引脚的状态。
接地引脚CPU / 2个时钟。
接地引脚CPUCLKs
主机总线时钟输出在2.5V 。 133MHz的100MHz的还是取决于
在SEL 133 / 100MHz的状态。
电源引脚的CPUCLKs 。 2.5V
2 ， 3 ， 50 ， 51 ， 54 ， 55 IOAPIC （ 0 ： 5 ）
OUT
4, 49, 56
5, 11
6
7
9
VddLAPIC
VDDref
X1
X2
REF0
FREQ_APIC ＃
REF1
PWR
PWR
IN
OUT
OUT
OUT
OUT
OUT
PWR
OUT
PWR
OUT
PWR
PWR
OUT
PWR
IN
IN
IN
PWR
OUT
PWR
PWR
OUT
PWR
10
12, 19
13, 14, 17, 18
8, 15, 16, 23, 24
21, 22
25
26
27
28
29
30, 31
32
33
34, 35
TEST ＃
VDD66
3V66[0:3]
GND
3V33MHz
VDDCOR
GND48
48MHz
VDD48
SEL百分之一百三十三＃
SEL [ 0：1]
SPREAD ＃
VDDLCPU/2
CPU / 2 [0：1 ]
36
GNDLCPU/2
37, 44, 45
GNDLCPU
38, 39, 42, 43, 46,
CPUCLK [0： 5]
47
40, 41, 48
VddLCPU
2
ICS9250-11
频率选择：
SEL
SEL1
133/100#
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
SEL0
0
1
0
1
0
1
0
1
中央处理器
兆赫
三态
不适用
100
100
TCLK/2
不适用
133.3
133.3
CPU/2
兆赫
三态
不适用
50.00
50.00
TCLK/4
不适用
66.6
66.6
3V66
兆赫
三态
不适用
66.6
66.6
TCLK/4
不适用
66.6
66.6
3V33
48
REF
兆赫
兆赫
兆赫
三态三态三态
不适用
不适用
不适用
33.3
关闭
14.318
33.3
48
14.318
TCLK / 8 TCLK / 2 TCLK
不适用
NA
不适用
33.3
关闭
14.318
33.3
48
14.318
IOAPIC兆赫
三态
不适用
CPUCLK/16.67
CPUCLK/16.67
TCLK/16
不适用
CPUCLK/16.67
CPUCLK/16.67
电源管理功能：
SEL百分之一百三十三＃
0
0
0
0
1
1
1
1
SEL1
0
00
1
1
0
0
1
1
SEL0
0
1
0
1
0
1
0
1
功能
所有输出三态
版权所有
活跃的100兆赫， 48兆赫PLL不活跃
活跃的100兆赫， 48兆赫PLL活跃
测试模式
版权所有
有源的133 MHz ， 48 MHz的PLL不活跃
有源的133 MHz ， 48 MHz的PLL活跃
3
ICS9250-11
绝对最大额定值
电源电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 7.0 V
逻辑输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 GND -0.5 V到V
DD
+0.5 V
工作环境温度。 。 。 。 。 。 。 。 。 。 。 。 0 ° C至+ 70°C
储存温度。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -65 ° C至+ 150°C
超出上述上市
绝对最大额定值
可能对器件造成永久性损坏。这些评级压力
只规格和装置的这些功能操作或高于在操作中列出的任何其它条件
规格部分将得不到保证。暴露在绝对最大额定值条件下工作会影响
产品的可靠性。
电气特性 - 输入/电源/通用输出参数
T
A
= 0 - 70℃ ;电源电压V
DD
= 3.3 V +/-5%, V
DDL
= 2.5伏+/- 5％ （除非另有说明）
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
符号
V
IH
V
IL
I
IH
I
IL1
I
IL2
I
DD3.3OP
I
DD.25OP
掉电电流
输入频率
引脚电感
1
条件
民
2
V
SS
-0.3
-5
200
典型值
V
IN
= V
DD
V
IN
= 0 V ;输入没有上拉电阻
V
IN
= 0 V ;输入上拉电阻
C
L
=最大负荷;选择@ 100 MHz的
C
L
=最大负荷;选择@ 133 MHz的
C
L
=最大负荷;选择@ 100 MHz的
C
L
=最大负荷;选择@ 133 MHz的
C
L
=最大负荷
输入地址VDD或GND
V
DD
= 3.3 V
逻辑输入
输出引脚电容
X1 & X2引脚
到目标频率的第一道口
从V
DD
= 3.3 V至1 ％的目标频率
输出使能延迟（所有输出）
输出禁用延迟（所有输出）
CPU @ 1.25V ， 3V66 @ 1.5V
3V66 @ 1.5V, 3V33 @ 1.5V
CPU @ 1.25V ， IOAPIC @ 1.25V
最大
V
DD
+0.3
0.8
5
单位
V
V
A
A
160
160
75
90
200
100
14.318
7
5
6
22.5
3
1
1
0
1.5
1.0
3
8
8
1.5
3.5
3.0
mA
mA
A
兆赫
nH
pF
pF
pF
ms
ms
ns
ns
ns
ns
ns
工作电源
当前
I
DD3.3P
I
DD.25P
F
i
L
针
C
IN
C
OUT
C
INX
T
TRANS
T
刺
t
P ZH
,t
P ZL
t
P HZ
,t
P LZ
T
CP U- 3V66
T
3V66-3V33
T
CP U- IOAP IC
输入电容
转换时间
1
1
1
13.5
18
CLK稳定
延迟
1
SKEW
1
1
通过设计保证，而不是100 ％生产测试。
4
QQ：2880707522 复制
