集成
电路
系统公司
ICS9248-127
频率发生器&集成缓冲器奔腾/专业版
TM
概述
该
ICS9248-127
对于桌面的单芯片时钟解决方案
采用VIA MVP4和阿拉丁7风格芯片组设计。它
提供了这样的一个系统中的所有必要的时钟信号。
扩频可以通过我启用
2
C语言编程。
扩频通常会降低系统的电磁干扰8dB至
10分贝。这简化了EMI认证，而不诉诸
电路板设计迭代或昂贵的屏蔽。该
ICS9248-
127
采用专有的闭环设计，紧密
控制散布在处理的比例和
的温度变化。
特点
高达124MHz的频率支持。
扩频电磁干扰控制0 -0.5 ％下调
传播和± 0.25 ％传播中心
串行I
2
C接口的电源管理，
频率选择，扩展频谱。
提供了以下系统时钟
- 4 - 处理器@ 3.3V ，最高124MHz 。
- 13 - SDRAM的3.3V @ ，高达124MHz
（包括SDRAM_F ）
- 6 -PCI （包括1自由运行， PCICLK_F ）
@ 3.3V ， CPU / 2或CPU / 3 。
- 1-24MHz @ 3.3V固定。
- 1-48MHz @ 3.3V固定。
- 2 -REF @ 3.3V ， 14.318MHz 。
通过PCI高效的电源管理方案
和停止时钟。
框图
PLL2
/2
X1
X2
BUFFER IN
CPUCLK_F
PLL1
传播
SPECTRUM
FS（ 3：0 ）
模式
4
停止
48MHz
24MHz
REF（ 1：0 ）
引脚配置
VDDref
*PCI_STOP#/REF0
GND
X1
X2
VDDpci
* MODE / PCICLK_F
*FS3/PCICLK0
GND
PCICLK1
PCICLK2
PCICLK3
PCICLK4
VDDpci
BUFFER IN
GND
SDRAM11
SDRAM10
VDDSDR
SDRAM9
SDRAM8
GND
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF1/FS2*
VDDcpu
CPUCLK_F
CPUCLK0
GND
CPUCLK1
CPUCLK2
CLK_STOP ＃
GND
SDRAM_F
SDRAM0
SDRAM1
VDDSDR
SDRAM2
SDRAM3
GND
SDRAM4
SDRAM5
VDDSDR
SDRAM6
SDRAM7
VDD48
48MHz/FS0*
24MHz/FS1*
XTAL
OSC
2
3
CPUCLK （2 ：0）
LATCH
停止
12
SDRAM（ 11 ：0）
SDRAM_F
4
POR
CLK_STOP ＃
PCI_STOP ＃
SDATA
SCLK
控制
逻辑
CONFIG 。
注册。
PCI
时钟
Divder
停止
5
PCICLK （4 ：0）
PCICLK_F
48引脚SSOP
*的240K内部上拉电阻连接到VDD
电源组
VDDCPU ， GNDCPU = CPUCLKS ， CPUCLK_F
VDDSDR ， GNDSDR = SDRAMCLKS ， SDRAM_F
VDDPCI ， GNDPCI = PCICLKS ， PCICLK_F
VDD48 =为48MHz ， 24MHz的
VDDREF ， GNDREF = REF时， X1，X2
9248-127 C版本00年8月18日
Pentium是Intel Corporation的注册商标
I
2
C是飞利浦公司的商标
ICS保留随时修改中确定的设备数据的权利
本出版物，恕不另行通知。 ICS建议其客户
获取所有设备数据的最新版本，以确认任何
信息正在依靠由客户是最新和准确。
ICS9248-127
ICS9248-127
引脚说明
引脚数
P I N NA M E
1, 6, 14, 19, 27, 30,
VDD
36, 47
REF0
2
PCI_STOP ＃
1
3,9,16,22,
33,40,44
4
5
7
模式
1, 2
FS3
1
8
13, 12, 11, 10
15
17, 18, 20, 21, 28,
29, 31, 32, 34, 35,
37, 38
23
24
25
26
39
41
42, 43, 45
46
48
PCICLK0
PCICLK （4： 1）
BUFFER IN
SDRAM（ 11 ：0）
SDATA
SCLK
24MHz
FS1
1, 2
48MHz
FS0
1, 2
SDRAM_F
CLK_STOP ＃
CPUCLK （2 ：0）
CPUCLK_F
REF1
FS2
1, 2
IN
IN
OUT
OUT
IN
OUT
I / O
IN
OUT
IN
OUT
IN
OUT
IN
OUT
OUT
OUT
IN
GND
X1
X2
PCICLK_F
IN
PWR
IN
OUT
OUT
TYPE
PWR
OUT
3.3V电源
14.318 MHz参考clock.This REF输出越强
缓冲区ISA总线的负载
暂停PCICLK时钟的逻辑0电平，当输入为低电平
（在移动模式下， MODE = 0时）
地
晶振输入，具有内部装载帽（ 36pF ）和反馈
从X2电阻
晶振输出，标称14.318MHz 。
自由运行PCI时钟不会影响PCI_STOP ＃电源
管理。
第2脚的功能选择引脚， 1 =桌面模式， 0 =移动模式。
锁存输入。
频率选择引脚。锁存输入。
PCI时钟输出。 Syncheronous以CPU时钟与1-4ns歪斜
（ CPU早）
PCI时钟输出。 Syncheronous以CPU时钟与1-4ns歪斜
（ CPU早）
输入扇出缓冲器的SDRAM输出。
SDRAM时钟输出，扇出缓冲器从缓冲器输出IN引脚
（由芯片组控制）。
数据引脚用于I
2
电路5V宽容
我的时钟引脚
2
电路5V宽容
24MHz的输出时钟
频率选择引脚。锁存输入。
48MHz的输出时钟
频率选择引脚。锁存输入
自由运行的SDRAM时钟输出。不受CPU_STOP ＃
这种异步输入暂停CPUCLK & SDRAM逻辑"0"
级驱动为低电平时。
CPU时钟输出，搭载VDDCPU
自由运行的CPU时钟。不受CPU_STOP ＃
14.318 MHz参考时钟。
频率选择引脚。锁存输入
描述
注意事项：
1： 240K内部上拉电阻到3.3V的输入指示
2 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。用规格为10Mohm电阻
程序逻辑嗨到VDD或GND为逻辑低电平。
2
ICS9248-127
模式引脚 - 电源管理控制输入
模式
（锁存输入）
0
1
销2
PCI_STOP ＃
（输入）
REF0
（输出）
的功能
V
DD
1,2,3 = 3.3V ±5％， TA = 0 70℃
晶体（ X1，X2） = 14.31818MHz
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
（兆赫）
124.00
120.00
114.99
109.99
105.00
83.31
80.00
75.00
100.00
95.19
83.31
97.00
90.00
70.00
66.82
60.00
PCI
（兆赫）
41.33
40.00
38.33
36.66
35.00
41.65
40.00
37.50
33.33
31.73
27.77
32.33
30.00
35.00
33.41
30.00
3
ICS9248-127
串行配置命令位图
字节0 ：功能和频率选择寄存器（默认值= 0 ）
位
第7位
描述
0 - ± 0.25 ％中心扩频调制
1 - 0至-0.5 ％向下扩频调制
CPUCLK
PCICLK
比特[2 ， 6：4]
（兆赫）
（兆赫）
0000
124.00
41.33
0001
120.00
40.00
0010
114.99
38.33
0011
109.99
36.66
0100
105.00
35.00
0101
83.31
41.65
0110
80.00
40.00
0111
75.00
37.50
1000
100.00
33.33
1001
95.19
31.73
1010
83.31
27.77
1011
97.00
32.33
1100
90.00
30.00
1101
70.00
35.00
1110
66.82
33.41
1111
60.00
30.00
0 - 频率选择由硬件选择，输入锁存
1 - 频率选择由位[ 2,6： 4]
0 - 正常
1 - 扩频启用
0 - 运行
1三态输出全部
PWD
1
位
[2, 6:4]
Note1
0,010
第3位
第1位
位0
0
注2
1
0
注： 1 。
默认上电时，将成为被锁定的逻辑输入来定义的频率。
I
2
上电默认了C复诵指示位2的修订ID码，
6：4 ，如图所示。
注2 。
为确保正常运行， 7位需要时，必须"0"非 - 扩频
模式（位1 = 0）。
注意：
PWD =上电缺省。
I
2
C是飞利浦公司的商标
4
ICS9248-127
字节1 ： CPU ，有效/无效寄存器（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
46
-
-
39
42
43
45
PWD
X
1
1
1
1
1
1
1
描述
锁存FS2 ＃
CPUCLK_F （ ACT / INACT ）
（保留）
（保留）
SDRAM_F （ ACT / INACT ）
CPUCLK2 （ ACT / INACT ）
CPUCLK1 （ ACT / INACT ）
CPUCLK0 （ ACT / INACT ）
字节2 ： PCI有效/无效寄存器（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
7
-
13
12
11
10
8
PWD
X
1
1
1
1
1
1
1
描述
锁存FS0 ＃
PCICLK_F （ ACT / INACT ）
（保留）
PCICLK4 （ ACT / INACT ）
PCICLK3 （ ACT / INACT ）
PCICLK2 （ ACT / INACT ）
PCICLK1 （ ACT / INACT ）
PCICLK0 （ ACT / INACT ）
字节3 ： SDRAM的有效/无效寄存器（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
17
18
20
21
28
29
31
32
PWD
1
1
1
1
1
1
1
1
描述
SDRAM11 （有效/无效）
SDRAM10 （有效/无效）
SDRAM9 （有效/无效）
SDRAM8 （有效/无效）
SDRAM7 （有效/无效）
SDRAM6 （有效/无效）
SDRAM5 （有效/无效）
SDRAM4 （有效/无效）
注意事项：
1.非活动是指输出保持低电平，并禁止进行切换。
2.锁存频率选择（FS ＃ ）将被反转的输入频率选择引脚条件逻辑负荷。
5
QQ：2881677436 复制
