集成
电路
系统公司
ICS9248-110
AMD-K7
TM
系统时钟芯片
推荐应用：
AMD - K7的系统
输出特点：
3差分对漏极开路输出的CPU时钟（ 2.7V外部
拉;高达150MHz achieviable通过I
2
C)
2 - AGPCLK @ 3.3V
8 - PCI @ 3.3V ，其中包括1自由运行
1 - 为48MHz @ 3.3V
1 - 24 / 48MHz的@ 3.3V
2- REF @ 3.3V ， 14.318MHz 。
产品特点：
高达150MHz的频率支持
支持电源管理： CPU ， PCI ，停止和电源
下来我模式
2
C语言编程。
扩频电磁干扰控制的-0.5 ％下调蔓延
使用外部14.318MHz晶振
FS管脚的频率选择
关键的特定连接的阳离子：
CPU - CPU ： <250ps
AGP - AGP ： <250ps
PCI - PCI ： <400ps
CPU - SDRAM_OUT ： <400ps
CPU ， AGP <250ps
引脚配置
**FS0/REF0
**FS1/REF1
GNDREF
X1
X2
GNDPCI
PCICLK_F
PCICLK0
VDDpci
PCICLK1
PCICLK2
GNDPCI
PCICLK3
PCICLK4
VDDpci
PCICLK5
PCICLK6
VddAGP
AGP0
AGP1
GNDAGP
VDD48
48MHz
SEL24_48#/24-48MHz
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDref
GNDSD
SDRAM_out
VddSD
版权所有
CPUCLKC2
CPUCLKT2
GNDCPU
CUCLKC1
CPUCLKT1
GND
CPUCLKC0
CPUCLKT0
版权所有
VDD
GND
PCI_STOP ＃
CPU_STOP
PD ＃
SPREAD ＃
FS2*
SDATA
SCLK
GND48
48引脚SSOP 300MIL
*上显示输入内部120K上拉电阻
上指示输入**内部240K上拉电阻
框图
X1
X2
OSC
REF（ 1：0 ）
CPU_STOP ＃
的功能
FS（ 2：0 ）
SPREAD ＃
PLL
中央处理器
停止
CPUCLKT （2 ：0）
CPUCLKC （2 ：0）
SDRAM_out
FS2
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
/2
PD ＃
/3
X2
PCI
停止
AGP （1： 0）
PCICLK （6 ：0）
PCI_STOP ＃
PCICLK_F
PLL2
/2
SEL24_48#
48MHz
24_48MHz
中央处理器，
SDRAM
90
95
100.99
115
100.7
103
105
110
ICS9248-110
PCI
30.00
31.67
33.66
38.33
33.57
34.33
35.00
36.67
AGP
60.00
63.33
67.33
76.67
67.13
68.67
70.00
73.33
9248-110 C版本01年1月8日
第三方的品牌和名称均为其各自所有者的财产。
ICS保留随时修改中确定的设备数据的权利
本出版物，恕不另行通知。 ICS建议其客户
获取所有设备数据的最新版本，以确认任何
信息正在依靠由客户是最新和准确。
ICS9248-110
引脚说明
引脚数
2, 1
3
4
5
6, 12
7
17, 16, 14, 13, 11, 10, 8
9, 15
18
20, 19
21
34
33
22
23
24
25
26
27
28
29
30
31
32
46
34
35, 44
42, 39, 36
43, 40, 37
38, 41
45
47
48
引脚名称
FS（ 1：0 ）
REF（ 1：0 ）
GNDREF
X1
X2
GNDPCI
PCICLK_F
PCICLK （6 ：0）
VDDpci
VddAGP
AGP （1： 0）
GNDAGP
VDD
GND
VDD48
48MHz
SEL24-48#
24-48MHz
GND48
SCLK
SDATA
FS2
SPREAD ＃
PD ＃
CPU_STOP ＃
PCI_STOP ＃
SDRAM_out
VDD
版权所有
CPUCLKT （2 ：0）
CPUCLKC （2 ：0）
GNDCPU
VddSD
GNDSD
VDDref
TYPE
IN
OUT
PWR
IN
OUT
PWR
OUT
OUT
PWR
PWR
OUT
PWR
PWR
PWR
PWR
OUT
IN
OUT
PWR
IN
I / O
IN
IN
IN
IN
IN
OUT
PWR
N / C
OUT
OUT
PWR
PWR
PWR
PWR
描述
频率选择引脚，具有上拉至VDD
14.318MHz时钟输出
地面REF输出
XTAL_IN 14.318MHz晶振输入，内部有33pF的负载
帽和反馈电阻从X2
XTAL_OUT水晶输出，具有内部负荷上限33pF的
地面PCI输出
自由运行PCI输出。不受PCI_STOP ＃
输入。
PCI时钟输出。 TTL兼容3.3V
电源PCICLK输出，标称3.3V
电源AGP输出，标称3.3V
定义为2X PCI AGP输出。这些可能不会停止。
地面AGP时钟输出
隔离电源的核心，标称3.3V
核心隔离接地
电源为USB ， FDC输出标称3.3V
48MHz的输出
选择24或48MHz的输出引脚24
低= 48MHz的高= 24MHz的
通过SEL24-48 ＃固定的时钟输出可选
地面48MHz的输出
时钟输入我
2
C
数据引脚用于I
2
电路5V宽容
频率选择引脚，具有上拉至VDD
使扩频时具有低。流传下来
0.5 ％，调制频率= 50KHz的
关断芯片，低电平有效。内部PLL &所有输出
禁用。
暂停CPUCLKs 。 CPUCLKTs驱动为低电平wheras CPUCLKC
驱动为高电平时，此引脚置
（低电平有效） 。
停止PCI总线的逻辑"0"水平时，驱动为低电平。 PCICLK_F
不受此销
参考时钟SDRAM零延迟缓冲器
隔离电源的核心
未来编CPU供电轨
"True"时钟的差分对CPU输出。这些开放
漏输出，需要一个外部1.5V上拉。
"Complementory"时钟高差对CPU的输出。这些
漏极开路输出，需要一个外部1.5V pull_up 。
地面CPUCLK输出。
电源SDRAM_OUT引脚。标称3.3V
地面SDRAM_OUT销
电源REF ， X 1 ， X 2 ，标称3.3V
第三方的品牌和名称均为其各自所有者的财产。
2
ICS9248-110
概述
该
ICS9248-110
是一个主时钟合成器芯片， AMD - K7的系统。这将提供这样一个所有的时钟
用零延迟缓冲器芯片使用，如ICS9179-06时系统。
扩频可以通过我启用
2
C语言编程。扩频通常会降低系统的电磁干扰8dB至
10分贝。这简化了EMI认证，而不诉诸板设计迭代或昂贵的屏蔽。该ICS9248-110
采用专有的闭环设计，它严格控制工艺及温度扩频过的百分比
的变化。
串行编程我
2
C接口允许转变职能，停止时钟编程和频率选择。
CPU_STOP ＃时序图
CPU_STOP ＃是一个台异步输入到时钟合成器。它是用来关闭CPUCLKs为低功耗操作。
CPU_STOP ＃是由同步
ICS9248-110.
所有其它时钟会继续运行，而CPUCLKs时钟
禁用。该CPUCLKs将总是停止在低电平状态，并开始在该保证的高脉冲宽度的方式
是一个完整的脉冲。 CPUCLK上延迟小于4 CPUCLKs和CPUCLK断延迟小于4 CPUCLKs 。
国内
CPUCLK
PCICLK
CPU_STOP ＃
PCI_STOP ＃ （ HIGH ）
PD ＃ （ HIGH ）
CPUCLKT
CPUCLKC
注意事项：
1.所有定时是参照内部CPUCLK 。
2. CPU_STOP ＃是一个异步输入和亚稳条件可能存在。该信号是
同步到里面的CPUCLKs
ICS9248-110.
3.所有其他时钟继续运行不受干扰。
4. PD ＃和PCI_STOP ＃显示在高（真）的状态。
第三方的品牌和名称均为其各自所有者的财产。
3
ICS9248-110
PCI_STOP ＃时序图
PCI_STOP ＃是一个异步输入到
ICS9248-110.
它是用来关闭PCICLK （0： 5），用于低功率时钟
操作。 PCI_STOP ＃是由同步
ICS9248-110
在内部。 PCICLK （0： 5）的时钟都停止在低电平状态和
开始一个完整的高脉冲宽度保证。 PCICLK （ 0 ： 5 ）时钟的延迟周期只有一个PCICLK时钟上升沿关闭
潜伏期为1 PCICLK时钟。
CPUCLK
（内部）
PCICLK
（内部）
PCICLK
（自由runningl ）
CPU_STOP ＃
PCI_STOP ＃
PWR_DWN ＃
PCICLK
（外部）
注意事项：
1.所有定时是参照内部CPUCLK （定义为ICS9248装置内）。
2. PCI_STOP ＃是一个异步输入，和亚稳条件可能存在。需要这个信号进行同步
内ICS9248 。
3.所有其他时钟继续运行不受干扰。
4. PD ＃和CPU_STOP ＃显示在高（真）的状态。
第三方的品牌和名称均为其各自所有者的财产。
4
ICS9248-110
PD ＃时序图
掉电选项用于将部分进入一个非常低的状态，而不电源关闭的部分。 PD ＃是
异步低电平输入。这个信号需要断电的前向同步器件内部
时钟合成器。
内部时钟没有运行后，该设备被置于断电。当PD ＃是低电平有效的所有时钟需要被驱动以
较低的值，之前关闭压控振荡器和晶体举行。上电延时必须是小于3毫秒。电源
下延迟应该是尽可能地短，但符合以下所示的顺序要求。 PCI_STOP ＃和
CPU_STOP ＃被认为是在断电的操作将不用管它。在REF和48MHz的时钟预期
在低状态，尽快停止。由于内部逻辑的状态，停止并保持REF时钟
在低电平状态的输出，可能需要一个以上的时钟周期来完成。
PD ＃
CPUCLKT
CPUCLKC
PCICLK
VCO
水晶
注意事项：
1.所有定时是参照内部CPUCLK （定义为ICS9248-110器件的内侧）。
2.如图所示，输出停止低的下一个下降沿后PD ＃变低。
3. PD ＃是一个异步输入和亚稳条件可能存在。这个信号这部分内是同步的。
4.对VCO和水晶信号的阴影部分表示一个有效时钟。
图5.相对于133MHz的显示。当CPU为100MHz类似的操作。
第三方的品牌和名称均为其各自所有者的财产。
5
QQ：2880707522 复制
