【集成电路系统公司ICS9248-128频率发生器&集成缓冲器推荐应用：SIS六百二十分之五百】,IC型号ICS9248-128,ICS9248-128 PDF资料,ICS9248-128经销商,ic,电子元器件-51电子网

集成

电路

系统公司

ICS9248-128

频率发生器&集成缓冲器

推荐应用：

SIS六百二十分之五百三风格芯片组

输出特点：

- 3 CPU @ 2.5V / 3.3V至133.3兆赫。

- 6个PCI @ 3.3V （包括1自由运行）

- 13 SDRAM的3.3V @高达133.3MHz 。

- 3 REF @ 3.3V ， 14.318MHz

- 1个时钟@ 24 / 14.3 MHz的可选输出SIO

- 1在48MHz的时钟固定（ 3.3V ）

- 1 IOAPIC @ 2.5V / 3.3V

产品特点：

高达133MHz的频率支持

支持电源管理： CPU ， PCI ， SDRAM和停止

我从掉电模式

C语言编程。

扩频的EMI控制（ ± 0.25 ％传播中心

& 0至-0.5 ％下调价差）。

使用外部14.318MHz晶振

FS管脚的频率选择

关键的特定连接的阳离子：

CPU - CPU<175ps

SDRAM - SDRAM < 350ps

CPU -SDRAM < 500PS

CPU （早期） - PCI ： 1-4ns （典型值2ns的。）

PCI - PCI <500ps

引脚配置

VDDR / X

*MODE/REF0

GNDREF

VDDpci

*FS1/PCICLK_F

*FS2.PCICLK0

GNDPCI

PCICLK1

PCICLK2

PCICLK3

PCICLK4

VDDpci

SDRAM12

GNDSDR

* CPU_STOP ＃ / SDRAM11

* PCI_STOP ＃ / SDRAM10

VDDSD / C

* SDRAM_STOP ＃ / SDRAM9

* PD ＃ / SDRAM8

GNDFIX

SDATA

SCLK

VddLAPIC

IOAPIC

REF1/SD_SEL#*

GNDLAPIC

REF2/CPU2.5_3.3#*

CPUCLK1

VddLCPU

CPUCLK2

CPUCLK3

GNDCPU

SDRAM0

SDRAM1

VDDSDR

SDRAM2

SDRAM3

GNDSDR

SDRAM4

SDRAM5

VDDSDR

SDRAM6

SDRAM7

GNDSDR

48MHz/FS0*

SIO/SEL24_14#MHz*

48引脚SSOP

中*内部上拉电阻

120K至3.3V的输入指示

框图

PLL2

SEL24_14#

XTAL

OSC

PLL1

传播

SPECTRUM

模式

FS（ 2：0 ）

CPU3.3#_2.5

SD_SEL ＃

REF（ 2：0 ）

IOAPIC

停止

的功能

48MHz

SIO

ICS9248-128

中央处理器

兆赫

SD_SEL FS2

FS1

FS0

SDRAM

兆赫

90.00

100.05

63.33

66.66

75.00

74.66

82.66

97.00

66.70

75.00

83.30

95.00

100.00

112.00

124.00

133.30

PCI

兆赫

30.00

33.35

31.66

33.33

30.00

37.33

31.00

32.33

33.35

30.00

33.32

31.66

33.33

37.33

31.00

33.33

CPUCLK （3： 1）

SDRAM（ 12 ：0）

PCICLK （4 ：0）

PCICLK_F

CPU_STOP

LATCH

PCI

时钟

Divder

POR

停止

SDRAM_STOP ＃

CPU_STOP ＃

PCI_STOP ＃

PD ＃

SDATA

SCLK

控制

逻辑

CONFIG 。

PCI_STOP

90.00

66.70

95.00

100.00

112.00

124.00

97.00

66.70

75.00

83.30

95.00

100.00

112.00

124.00

133.30

注意：

REF ， IOAPIC = 14.318MHz

9248-128 B版本○○年十一月十六日

第三方的品牌和名称均为其各自所有者的财产。

ICS保留随时修改中确定的设备数据的权利

本出版物，恕不另行通知。 ICS建议其客户

获取所有设备数据的最新版本，以确认任何

信息正在依靠由客户是最新和准确。

ICS9248-128

引脚说明

P数量

1,2

3,9,16,22,

27,33,39

6,14

1,2

13, 12, 11, 10

15,28,29,31,32,

34,35,37,38

P名

V DDR / X

RE F0

模式

GND

V DDP CI

FS 1

P CICLK _F

P CICLK 0

FS 2

P CICLK （4： 1）

S DRA男性12 ，

S DRA M（ 7 ： 0 ）

S DRA M 11

CP U_S TOP ＃

S DRA米10

TYPE

P奥尔

产量

输入

P奥尔

输入

产量

P奥尔

输入

产量

输入

产量

输入

产量

输入

P奥尔

产量

输入

产量

输入

产量

输入

产量

P奥尔

0utput

P奥尔

产量

输入

P奥尔

产量

输入

产量

P奥尔

ESCRIPTION

是olated 3.3 V电源CRYS TAL & referenc ê

3.3V ， 14.318 M Hz的referenc é时钟输出。

函数S ELEC吨引脚， 1 = DES ■最佳模式， 0 = M obile模式。 LATC HED输入。

3.3 V接地

14.318 M Hz的CRYS TAL输入

14.318 M Hz的CRYS TAL输出

3.3 V电源为P CI时钟输出

逻辑输入频率s ELEC T位。输入锁存电。

3.3伏自由运行的P CI 禄-k的输出，将不会由P CI_S TOP ＃停止

3.3 VP CI个时钟输出，产生恬荷兰国际集团经济需求测试要求设计。为P entium II

逻辑输入频率s ELEC T位。输入锁存电。

3.3 VP CI个时钟输出，产生恬荷兰国际集团经济需求测试要求设计。为P entium II

S DRA M C锁输出。频率为s ELEC泰德用S DS EL锁存输入。

一个S用来送ynchronous AC TIV ê低的输入引脚顶部的CP UCLK低的状态，

所有其他CLOC KS将 ontinue运行。在CP UCLK将具有"Turnon"延迟

至少3个CP ü时钟秒。

SDRA M C锁输出。频率为s ELEC泰德用S DS EL锁存输入。

SY NC hronous低电平输入用于顶级的PCICLK处于低状态。它不会

影响P CICLK _F或任何其他输出。

3.3 V电源局长DRA M个输出端和C矿

S DRA M C锁输出。频率为s ELEC泰德用S DS EL锁存输入。

一个S ynchronous AC TIV ê低输入我们主编停止了S DRA M在一个低的S大老。

它不会短跑运动员吨其他任何输出。

S DRA M C锁输出。频率为s ELEC泰德用S DS EL锁存输入。

由于ynchronous AC TIV ê低的输入引脚使用下来德维克E要提供电源低

电源状态。内部C锁s的DIS体健和V CO以及C RY实达是

停了下来。的断电latenc y不能大于3米秒。

因为我的数据输入

C串行输入。

我的时钟输入

C输入

这种输入管脚控制S IO的频率。如果逻辑0电源

S IO = 14.318 M Hz的。如果在接通电源时在S IO = 24M赫兹逻辑1 。

超级I / O输出。 24或14.318 M Hz的。 S选举中获胜，在上电时通过性S E L24_14M赫兹

逻辑输入频率s ELEC T位。输入锁存电。

3.3 V 48男赫兹锁输出，固定FREQUENC 个时钟TY知情同意我们的盟友与编

美国B dev的冰

3.3 V电源局长DRA M个输出

2.5 V CPU和Host C禄k个输出

2.5 V电源CP ü

3.3V ， 14.318 M Hz的referenc é时钟输出。

该引脚选择工作电压为CP U.如果逻辑0电源

CP U = 3.3 V ，如果在开机时CP U = 2.5 V的工作电压为逻辑1 。

2.5 V接地的IOA P IC或CP ü

3.3V ， 14.318 M Hz的referenc é时钟输出。

这种输入管脚控制在S的DRA M中的频率。

2.5V固定14.318 M Hz的IOA P IC的时钟输出

2.5 V电源IOA P IC

P CI -S TOP ＃

V DDS D / C

S DRA米9的

S DRA M _S TOP ＃

S DRA米8

P D＃

S DA TA

S CLK

性S E L24_14 ＃

1,2

S IO

FS 0

1,2

48男赫兹

V DDS DR

CP UCLK （3： 1）

V DDLCP ü

RE F2

CP U3.3 ＃ _2.5

GNDL

RE F1

S D_S ê L＃

IOA P IC

V DDLA P IC

30,36

40,41,43

1,2

注意事项：

1： 120K内部上拉电阻到3.3V的输入指示

2 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。用规格为10Mohm电阻

程序逻辑嗨到VDD或GND为逻辑低电平。

第三方的品牌和名称均为其各自所有者的财产。

ICS9248-128

概述

该

ICS9248-128

是使用SIS芯片组的风格台式机/笔记本设计的单芯片时钟解决方案。它提供了所有

必要的时钟信号为这样的系统。

扩频可以通过我启用

C语言编程。扩频通常会降低系统的电磁干扰8分贝至10dB 。

这简化了EMI认证，而不诉诸板设计迭代或昂贵的屏蔽。该

ICS9248-128

采用

专有的闭环设计，它严格控制散布在工艺和温度变化的百分比。

串行编程我

C接口允许转变职能，停止时钟编程和频率选择。该SD_SEL

锁存输入允许的SDRAM频率跟随CPUCLK的频率（ SD_SEL = 1）或其他时钟频率

(SD_SEL=0)

模式引脚 - 电源管理控制输入

模式下，引脚2

（锁存输入）

PIN码17

CPU_STOP ＃

（输入）

SDRAM 11

（输出）

18 PIN

PCI_STOP ＃

（输入）

SDRAM 10

（输出）

20 PIN

SDRAM_STOP ＃

（输入）

SDRAM9

（输出）

引脚21

PD ＃

（输入）

SDRAM8

（输出）

电源管理功能

PD ＃

CPU_STOP ＃ PCI_STOP ＃ SDRAM_STOP

PCICLK

(0:4)

SDRAM

(0:12)

PCICLK_F

CPUCLK

水晶

OSC

VCO

停止

低

运行

停止

低

停止

低

运行

停止

低

停止

低

停止

低

运行

停止

低

运行

停止

低

运行

停止

低

运行

停止

低

停止

低

运行

停止

低

运行

停止

低

停止

低

停止

低

停止

低

停止

低

运行

停止

低

运行

CPU 3.3 ＃ _2.5V缓冲器选择器CPUCLK驱动程序。

CPU3.3#_2.5

输入电平

（锁存的数据）

缓冲区选择

操作时：

2.5V VDD

3.3V VDD

第三方的品牌和名称均为其各自所有者的财产。

ICS9248-128

串行配置命令位图

字节0 ：功能和频率选择寄存器（默认值= 0 ）

位

第7位

位

(2, 6:4)

第3位

第1位

位0

描述

0 - ± 0.25 ％中心扩频

1 - 0至-0.5 ％向下扩频

位（ 2,6： 4）

CPUCLK

SDRAM

PCICLK

0000

90.00

30.00

90.00

0001

66.70

33.35

100.05

0010

95.00

31.66

63.33

0011

100.00

33.33

66.66

0100

100.00

30.00

75.00

0101

112.00

37.33

74.66

0110

124.00

31.00

82.66

0111

97.00

32.33

97.00

1000

66.70

33.35

66.70

1001

75.00

30.00

75.00

1010

83.30

33.32

83.30

1011

95.00

31.66

95.00

1100

100.00

33.33

10 0 . 0 0

1101

112.00

37.33

112.00

1110

124.00

31.00

12 4 . 0 0

1111

133.30

33.33

133.30

0 - 频率选择由硬件选择，输入锁存

1 - 频率选择由位2 ， 6:4

0 - 正常

1 - 扩频启用

0 - 运行

1 - 三态输出全部

PWD

0,001

注1

注1 ：

默认上电时，将成为被锁定的逻辑输入来定义的频率。

上电默认了C回读表示第2位的版本ID码， 6 ： 4 ，如图所示。

第三方的品牌和名称均为其各自所有者的财产。

ICS9248-128

字节1 ： CPU ，有效/无效注册

（ 1 =允许， 0 =禁用）

位

第7位

第6位

第5位

4位

第3位

第2位

第1位

位0

针＃

PWD

描述

（保留）

CPUCLK3

CPUCLK2

CPUCLK1

FS0#

字节2 ： PCI有效/无效注册

（ 1 =允许， 0 =禁用）

位

第7位

第6位

第5位

4位

第3位

第2位

第1位

位0

针＃

PWD

描述

FS1#

PCICLK_F

（保留）

PCICLK4

PCICLK3

PCICLK2

PCICLK1

PCICLK0

注意事项：

1.非活动是指输出保持低电平，禁止

从切换。

注意事项：

1.非活动是指输出保持低电平，禁止

从切换。

字节3 ： SDRAM的有效/无效注册

（ 1 =允许， 0 =禁用）

位

第7位

第6位

第5位

4位

第3位

第2位

第1位

位0

针＃

PWD

描述

SDRAM7

SDRAM6

SDRAM5

SDRAM4

SDRAM3

SDRAM2

SDRAM1

SDRAM0

字节4 ： SDRAM的有效/无效注册

（ 1 =允许， 0 =禁用）

位

第7位

第6位

第5位

4位

第3位

第2位

第1位

位0

针＃

PWD

描述

（保留）

24/14MHz

48MHz

SDRAM12

SDRAM11

SDRAM10

SDRAM9

SDRAM8

注意事项：

1.非活动是指输出保持低电平，禁止

从切换。

注意事项：

1.非活动是指输出保持低电平，禁止

从切换。

字节5 ：外围有效/无效注册

（ 1 =允许， 0 =禁用）

位

第7位

第6位

第5位

4位

第3位

第2位

第1位

位0

针＃

PWD

描述

（保留）

FS2#

（保留）

IOAPIC

SD_SEL ＃

REF2

REF 1

REF0

注意事项：

1.非活动是指输出保持低电平，禁止

从切换。

第三方的品牌和名称均为其各自所有者的财产。