集成
电路
系统公司
ICS9160-03
初步产品预览
频率发生器和缓冲器集成为PowerPC
概述
该
ICS9160-03
生成所需的高速时钟的所有
基于PowerPC 603和RISC微处理器系统
604.五种不同的倍频系数是可选的
并提供平滑的频率转换。 BCLK信号
同步到PCLK和PCLK / 2操作，以获得最佳
同步PCI总线的性能。乘法和比率
因素可订制对于特定的应用程序。
个人和集体无故障停机和启动国税发
被提供时钟信号，以及一个省电模式，以
程度降低功耗。个人站，是开始
通过串行接口控制设置。
全局输出使能引脚简化生产板测试，
和测试模式适用于系统的设计，以帮助和
诊断。
特点
产生四个处理器和七个同步
总线时钟加图形，软驱，键盘和
参考时钟
可选择的33.3 / 50/ 60 / 66.6 / 80 MHz的个PCLK
± 150ps的最大的PowerPC PLL带内抖动
所有的同步时钟歪斜匹配为± 250PS
个人或团体停止时钟控制
掉电模式减少待机电流
可自定义CON连接gurations
3.0V - 5.5电源电压范围
32引脚SOIC封装
引脚配置
框图
28引脚SOIC
9160-03 REVC 6月19日/ 97P
产品预览文档包含新的信息
在产品开发的取样或试生产阶段。
特征数据和其他规格如有变更，
恕不另行通知。
ICS9160-03
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引脚说明
引脚数
2
3
1
4
5, 6, 7
8, 9, 11, 12
10, 17
13
引脚名称
X1
X2
VDDX
GNDX
FS（ 0 ：2）
PCLK （0 ：3）的
VDDP
GNDP
TYPE
IN
OUT
PWR
IN
OUT
PWR
描述
XTAL或外部参考频率输入。该输入包括XTAL负载
电容和反馈偏置为10-30兆赫XTAL 。 **
XTAL输出包括XTAL负载电容。 **
晶振电路和REFCLK输出电源。
频率选择地址引脚。这些输入有上拉。
处理器的时钟输出端分别是输入基准频率，作为一个多
在下表中示出。
PCLK电源。 VDDP权力内部PCLK PLL和
PCLK （ 0 ： 3 ）输出。
串行时钟停止数据的时钟在BCLK的下降沿。共有15位
时钟必须使用以下协议。 SDATA进行采样，在下降
边缘BCLK的，所以数据发生器应更改的上升沿数据
BCLK ，以确保正常通信。 SDATA要低一个BCLK周期
作为一个起始位。在连续BCLK的下一个15上升沿将时钟数据。该
第16个时钟使能串行数据生效。串行数据输出相关
位是一个将持续不中断。时钟与串行相关
数据位是零，将停止在低电平状态无故障，也就是说，没有短
钟表除外REFCLK和KEYBD的不停止。该输入
有一个内部上拉器件。
停止使用无故障启动的时钟输出和停止的时钟控制引脚
下页的表中说明。这些输入具有内部上拉设备。
晶振参考频率的缓冲副本。
基于对FS （ 0 ： 2 ），具有可选择的频率总线时钟输出输入（见
表下页） 。
BCLK电源。 VSSB和VDDB功率BCLK （0 ：6）。
固定时钟电源。 VSSF和VDDF电源GRAPHIC ，软盘和
KEYBD输出加上固定时钟PLL 。
软盘时钟输出工作在24 MHz 。*
键盘时钟输出工作在12 MHz 。 *
图形系统时钟输出工作频率为40 MHz 。 *
14
SDATA
IN
15, 16
18
19, 21, 22, 24,
25, 27, 28
20
23
26
29
30
31
32
停止（ 0：1 ）
REFCLK
BCLK （0： 6）
GNDB
VDDB
GNDF
VDDF
软盘
KEYBD
图像
IN
OUT
OUT
PWR
PWR
OUT
OUT
OUT
*假设频率的14.318 MHz的输入或晶体。
**设备提供18pF之负载电容为晶体。
2
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的功能
FS2
FS1
FS0
X1 ， REFCLK
（兆赫）
PCLK （0 ：3）的
（ MHKz ）
BCLK （0： 6）
（兆赫）
图像
（兆赫）
软盘
（兆赫）
KEYBD
（兆赫）
0*
0*
0
0
1
1
1
1
0*
0*
1
1
0
0
1
1
0*
1*
0
1
0
1
0
1
三态
H / L *
14.318
14.318
14.318
14.318
14.318
TCLK **
三态
关闭
33.3
50.0
60.0
66.6
80.0
TCLK/2
三态
关闭
16.6
25.0
30.0
33.3
40.0
TCLK/4
三态
H / L *
40.0
40.0
40.0
40.0
40.0
TCLK/3
关闭
H / L *
24.0
24.0
24.0
24.0
24.0
TCLK/5
三态
H / L *
12.0
12.0
12.0
12.0
12.0
TCLK/10
*振荡器和锁相环全部停止，以尽量减少在模式'000 '和' 001 ' ，所有输出保持功耗
在模式的最后稳定的值' 001 '的控制信号STOP0和STOP1可以用来确保无故障的开始和停止
当进入模式' 001 '模式，提供'001'输入的时钟已经停止后退出10毫秒（最大PLL
锁定时间）开始前的时钟。
** X1外部驱动TCLK的模式' 111 '
集团时钟控制
STOP1
+
STOP0
+
SDATA
*
PCLK （0： 1）
PCLK （ 2:3）
BCLK （ 0 ; 6 ）
GRAPHIC ，
软盘
KEYBD ，
REFCLK
0
0
1
1
0
1
0
1
1
1
1
1
低
低
低
运行
低
低
运行
运行
低
运行
运行
运行
低
运行
运行
运行
运行
运行
运行
运行
输出停止，在时钟周期内开始无干扰。输出状态不会改变，如果锁相环处于关闭状态。
*每个输出都可以停止和启动无毛刺如上的SDATA引脚说明描述。
+ SDATA控制和停止（ 0：1 ）控制通过逻辑或每个单独的时钟。
3
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绝对最大额定值
电源电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 7.0 V
逻辑输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 GND -0.5 V到V
DD
+0.5 V
工作环境温度。 。 。 。 。 。 。 。 。 。 。 。 0至+ 70°C
储存温度。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -65 ° C至+ 150°C
注意，超出上述绝对最大额定值可能会导致器件永久性损坏。这是一个应力
只有与设备，在这些或以上的任何其他条件，在操作指示的功能操作评级
规格部分将得不到保证。暴露在绝对最大额定值条件下工作会
影响产品的可靠性。
在3.3V电气特性
V
DD
= 3.0 - 3.7 V，T
A
= 0 – 70
°
C除非另有说明
DC特性
参数
输入低电压
输入高电压
输入低电平电流
输入高电流
输出低电流
输出高电流
输出低电流
输出高电流
输出低电压
输出高电压
输出低电压
输出高电压
电源电流
符号
V
IL
V
IH
I
IL
I
IH
I
OL
1
I
OH
1
I
OL
1
I
OH
1
测试条件
民
-
0.7VDD
典型值
-
-
10.5
-
47.0
-66.0
38.0
-47.0
0.3
2.8
0.3
2.8
60
最大
0.2VDD
-
28.0
5.0
-
-42.0
-
-30.0
0.4
-
0.4
-
130
单位
V
V
mA
mA
mA
mA
mA
mA
V
V
V
V
mA
V
IN
=0V
V
IN
=V
DD
V
OL
=0.8V;
对于个PCLK & BCLKs
V
OL
=2.0V;
对于个PCLK & BCLKs
V
OL
= 0.8V ;固定脉冲CLKs
V
OL
= 2.0V ;固定脉冲CLKs
I
OL
=15mA;
对于个PCLK & BCLKs
I
OH
=-30mA;
对于个PCLK & BCLKs
I
OL
= 12.5毫安;固定脉冲CLKs
I
OH
= -20mA ;固定脉冲CLKs
@ 66.66 MHz的;所有输出
卸载
-
-5.0
30.0
-
25.0
-
-
2.4
-
2.4
-
V
OL
V
OH
1
V
OL
1
V
OH
1
I
CC
注1 ：
参数由设计和特性保证。不是100 ％生产测试。
4
ICS9160-03
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在3.3V电气特性
V
DD
= 3.0 – 3.7 V
AC特性
参数
上升时间
下降时间
上升时间
下降时间
占空比
抖动，一个西格玛
抖动，绝对
抖动，一个西格玛
抖动，绝对
输入频率
时钟歪斜
时钟歪斜
时钟歪斜
符号
T
r
1
测试条件
20pF的负载，为0.8 2.0V
20pF的负载， 2.0 0.8V
20pF的负载， 20 ％至80％
20pF的负载，80％至20％的
20pF的负载
PCLK & BCLK时钟;负载= 20pF的，
FOUT>25兆赫
PCLK & BCLK时钟;负载= 20pF的，
FOUT>25兆赫
固定CLK和BCLK < 25 MHz和固定
CLK ;负载= 20pF的
固定CLK和BCLK < 25兆赫;
Load=20pF
PCLK到PCLK ;负载= 20pF的; @ 1.4V
BCLK0其他BCLK ;负载= 20pF的; @ 1.4V
PCLK到BCLK ;负载= 20pF的; @ 1.4V
民
-
-
-
-
40
-
-250
-3.0
-5.0
-
-250
-500
1
典型值
1.5
0.9
2
1.8
50
50
-
1
2
14.318
50
90
2.6
最大
3
2
4.5
4.25
60
150
250
3.0
5.0
-
250
500
5
单位
ns
ns
ns
ns
%
ps
ps
%
%
兆赫
ps
ps
ns
T
f
1
T
r
1
T
f
1
D
t
1
T
j1s
1
T
JAB
1
T
j1s
1
T
JAB
1
F
i
1
T
sk
1
T
sk
1
T
sk
1
注1 ：
注2 ：
参数由设计和特性保证。不是100 ％生产测试。
抖动频谱满足的PowerPC PLL固有频率带内的小于要求
±150ps.
5
QQ：2881677436 复制
