集成
电路
系统公司
ICS9150-04
高能奔腾和SDRAM频率发生器
概述
该
ICS9150-04
生成所需的高速时钟的所有
RISC或CISC微处理器的系统，如英特尔
PentiumPro或Cyrix的。八种不同的参考频率
乘法因子是可选择的，从50至83.3MHz 。
功能包括五个CPU ， 7个PCI和十六SDRAM
时钟。一个参考输出提供等同于晶体
频率，再加上三IOAPIC输出，搭载VDDL1 。
一个48兆赫USB提供外加一个24兆赫。传播
频谱内置高达± 1.5 ％，调制以降低EMI 。
串行编程我
2
C接口允许更改的功能，
停止时钟编程和频率选择。上升时间
调整VDD电压为3.3V或2.5V的CPU 。此外，该
设备符合奔腾电稳定，这
要求CPU和PCI时钟后稳定在2ms以内
电。
高驱动PCICLK和SDRAM输出通常提供
大于1 V / ns的转换速率为30pF的负载。 CPUCLK输出
通常提供比1V / ns的转换速率为20pF的负载
在保持50±5 ％的占空比。在REF 24和48 MHz的
与SDRAM 12 ， 13路时钟输出通常提供更好的
比0.5V / ns的压摆率。
特点
产生5处理器， 6条公交一14.31818MHz
（ 3.3V ） 3 IOAPIC ， 16 SDRAM的时钟， 48MHz的USB
时钟和24MHz的超级I / O时钟。
同步时钟歪斜匹配到250 ps的窗口
在CPUCLKs和500PS的PCICLKs窗口
从CPU （早期）倾斜，以PCI时钟 - 1为4ns ， 2.6ns
喃。
电源管理控制输入引脚，当MODE
低
VDD（ 1:4） - 3.3V±10 ％
（输入5V宽容W / R系列）
VDDL （1： 2 ） - 2.5V或3.3V ± 5％的
I
2
C接口编程stopclocks加上蔓延
频谱选项（ ± 0.5 ％或± 1.5 ％ ，中心蔓延或
向下蔓延）
56 -pin SSOP封装
引脚配置
框图
56引脚SSOP
电源组
Pentium是Intel Corporation的注册商标
I
2
C是飞利浦公司的商标。
VDD1 = REF时， X1，X2
VDD2 = PCICLK_F ， PCICLK （0： 5）
VDD3 = SDRAM （ 0:15 ） ，供应PLL内核，
VDD4 =为48MHz ， 24MHz的
VDDL1 = IOAPIC （0 ：2）的
VDDL2 = CPUCLK （0： 4）
ICS保留随时修改在本标识的设备数据的权利
出版，恕不另行通知。 ICS建议客户获取最新的
版本的所有设备数据，以验证任何信息所依赖的
客户是当前和准确。
9150-04 RevD 98年7月27日
ICS9150-04
引脚说明
引脚数
引脚名称
IOAPIC2
CPU3.3#_2.5
TYPE
描述
OUT IOAPIC时钟输出（ 14.318MHz ）搭载VDDL1
表示VDDL1 & VDDL2是否3.3或2.5V 。产量
缓冲强度补偿VDDL选择保持
IN
CPU到SDRAM歪斜。高= 2.5V ，低= 3.3V 。有拉
到VDDL1 ，必须使用3.3或5V逻辑电平串联电阻。
OUT 14.318 MHz参考时钟输出。
PWR
IN
OUT
OUT
IN
OUT
IN
OUT
IN
IN
OUT
IN
OUT
IN
PWR
PWR
OUT
OUT
OUT
OUT
IN
OUT
IN
地面上。
14.318MHz输入。有内部负荷帽， （标称33pF的） 。
晶振输出。有内部负荷上限（ 33pF的）和反馈
电阻X1
在PCI_STOP ＃ = 0自由运行的总线时钟。
锁存频率选择输入。有拉至VDD2 。
总线时钟输出
锁存频率选择输入。有拉至VDD2 。
总线时钟输出。
在串行配置端口的串行数据。 （我
2
C)
时钟输入串行配置端口。 （我
2
C)
24MHz的时钟输出的超级I / O或FD 。
锁存频率选择输入。有拉至VDD4 。
48MHz的时钟输出的USB接口。
锁存输入模式选择。 2转换为输出功率
管理CPU_STOP ＃和PCI_STOP ＃为低电平时。有上拉
达VDD4 。
标称3.3V电源，看到电力集团的功能。
CPU和IOAPIC时钟缓冲器的电源，无论是2.5或3.3V
标称。
SDRAM时钟
IOAPIC时钟输出。 （ 14.318 MHz）的Poweredby VDDL1
CPU输出时钟。本站由VDDL2 （ 60或66.6MHz频率范围内）
IOAPIC时钟输出。 （ 14.31818 MHz）的技术VDDL1
暂停CPUCLK时钟的逻辑"0"级别低的时候。 （移动，
MODE=0)
PCI总线时钟5
暂停PCICLK （ 0 ： 4）逻辑时"0"水平低。 （移动，
MODE=0)
2
3
REF0
4, 10, 17, 23, 31, 34,
GND
40, 47, 53
5
6
8
9
11, 12,
13, 14
27
28
30
X1
X2
PCICLK_F
FS1
1
PCICLK0
FS2
1
PCICLK （ 1:4）
SDATA
SCLK
24MHz
FS0
1
48MHz
29
模式
1
1 ，7， 15，20， 26 ，37， VDD2 ， VDD1 ，
43
VDD3 ， VDD4
50, 56
VDDL2 ， VDDL1
18, 19, 21, 22, 24,
25 ， 32 ， 33 ， 35 ， 36 ， SDRAM （ 0:15 ）
38, 39, 41, 42, 44, 45
55
IOAPIC0
46 ， 48 ， 49 ， 51 ， 52 CPUCLK （ 0 ： 4 ）
IOAPIC1
54
CPU_STOP ＃
PCICLK5
16
PCI_STOP ＃
注意事项：
1 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。用规格为10Mohm电阻
程序逻辑嗨到VDD或GND为逻辑低电平。
2
ICS9150-04
释义
在内部上电5锁存复位输入：
引脚共享，
MODE ................................为48MHz / MODE
CPU 3.3_2.5 ＃ V .................. IOAPIC2 / CPU3.3 ＃ _2.5
FS0 .....................................的24MHz / FS0
FS1 ..................................... PCICLK_F / FS1
FS2 ..................................... PCICLK0 / FS2
2实时输入
引脚27 ， 28
- I
2
串行输入SDATA & SCLK
引体向上
2引脚输入锁存器或I / O有IOAPIC输出功能与VDDL1它可以在2.5V或3.3V 。这些投入将
必须使用串联电阻（ 100Ω以上）外部VIN为3.3 & 5V逻辑输入容限。
PMOS输出级提供输入钳位二极管，以VDDL 。
N阱电阻上拉100 150KΩ当地VDD
（即在IOAPIC引脚使用VDDL1 ，在FS1 ， 2使用VDD2 ， FS0 = VDD4和PCI_STOP ＃ ）
的功能
V
DD
1,2,3 = 3.3V±5%, V
DDL
1,2 = 2.5V ±5％或3.3 ±5％， TA = 0 70℃
晶体（ X1，X2） = 14.31818MHz
FS2
1
1
1
1
0
0
0
0
FS1
1
1
0
0
1
1
0
0
FS0
1
0
1
0
1
0
1
0
中央处理器，
SDRAM （兆赫）
66.8
60.0
75.0
83.3
68.5
83.3
75.0
50.0
PCICLK （兆赫）
33.4 （ 1/2 CPU ）
30.0 （ 1/2 CPU ）
37.5 （ 1/2 CPU ）
33.3
34.25 （ 1/2 CPU ）
41.65 （ 1/2 CPU ）
32
25.0 （ 1/2 CPU ）
REF ， IOAPIC
（兆赫）
14.318
14.318
14.318
14.318
14.318
14.318
14.318
14.318
3
ICS9150-04
模式引脚 - 电源管理控制输入
模式下，引脚55
0
1
引脚54
CPU_STOP ＃
输入
IOAPIC1
产量
PIN码16
PCI_STOP ＃
输入
PCICLK5
产量
电源管理功能
CPU_STOP ＃
PCI_STOP ＃
CPUCLK
输出
停低
停低
运行
运行
PCICLK_F ，
PCICLK （ 0 ： 5 ） REF ， IOAPIC
输出
48MHz
和SDRAM
停低
运行
停低
运行
运行
运行
运行
运行
水晶
OSC
运行
运行
运行
运行
VCO
0
0
1
1
0
1
0
1
运行
运行
运行
运行
扩频功能
BYTE0 ， BYTE0位1 ，第2位BYTE0 ，第7位
SS_EN
SS_TYPE
0
0
1
1
0
1
1
0
X
X
CPU ， SDRAM
和PCI时钟
频率调制传播中心
频谱模式+ 1.5 ％ -1.5 ％
频率调制传播中心
频谱模式+ 0.5 ％ ， - 0.5 ％
频率调制下传播
频谱模式+ 0 ％ -3.0 ％
频率调制下传播
频谱模式+ 0 ％ -1.0 ％
正常，稳频模式
REF ， IOAPIC
14.318MHz
14.318MHz
14.318MHz
14.318MHz
14.318MHz
24,48MHz
24,48MHz
24,48MHz
24,48MHz
24,48MHz
24,48MHz
CPU 3.3 ＃ _2.5V缓冲器选择器CPUCLK驱动程序。
CPU3.3#_2.5
锁存输入电平
1
0
缓冲区选择
操作时：
2.5V VDD
3.3V VDD
4
ICS9150-04
技术引脚功能描述
VDD(1,2,3,4)
这是在电源的内部核心逻辑
装置以及时钟输出缓冲器REF时， PCICLK ，
和SDRAM 。
此引脚工作在3.3V电压。从列出的时钟缓冲器
它提供将有来自地面的电压摆幅，这
的水平。对于实际的保证高和低电压电平
为时钟，详情请咨询直流参数表中此
数据表。
VDDL1,2
这是为CPUCLK的和IOAPIC输出电源
缓冲区。这些输出的电压电平可以是2.5或
3.3volts 。从缓冲区时钟，每个设备都会有
从地面上的电压摆幅到这个水平。对于实际
保证高低压电平这些时钟的，
请参阅本数据手册中所述的直流参数表。
GND
这是电源接地（或负）的返回
脚为内部核心逻辑，所有的输出缓冲器。
X1
该输入引脚提供两个功能之一。当该装置
用于与一个晶体，X 1作为输入引脚为
这源于离散晶体参考信号。当
该装置是由一个外部时钟信号驱动时， X1为
器件输入引脚的参考时钟。该引脚还
实现了内部晶体负载电容是
连接到地。随着33pF的没有外部的标称值
负载帽时需要一个CL = 17 18pF之结晶。
X2
该输出引脚用于只有当设备使用水晶
作为基准频率源。在这种操作模式下，
X2是推动（或的激励）的离散输出信号
水晶。 X2引脚也将实施内部晶体
负载电容的标称值为33pF的。
CPUCLK （0： 4）
这些输出引脚的时钟输出驱动处理器
和其它CPU相关电路需要时钟它们是
在狭小的偏差容忍度与CPU时钟。电压
这些时钟的摆动是由电压电平控制
施加于器件的VDDL2销。请参阅功能
表中为特定频率的可用的列表
这些时钟和选择代码生成它们。
SDRAM （ 0:15 ）
这些输出时钟来驱动动态RAM ?? s和
是CPU时钟的低偏移副本。的电压摆幅
SDRAM的？的输出由电源电压控制的
被施加到该装置的VDD3 。工作在3.3伏。
IOAPIC （0 ：2）的
这些输出是固定的，在运行的频率输出时钟
参考输入频率（通常为14.31818MHz ） 。其
电压电平摆幅由VDDL1控制和可以操作
在2.5或3.3volts 。
REF0
在REF输出是一个运行在固定频率时钟
相同的频率的输入参考时钟X1或所述
水晶（通常为14.31818MHz ）连接跨X1和X2 。
PCICLK_F
这个输出是等于PCICLK （0 ：5）。它是独立运行，并
不会被PCI_STOP ＃停止。
PCICLK （0： 5）
这些输出时钟产生所有的PCI时序要求
对于奔腾/ Pro的基础系统。它们符合当前
PCI规范。他们跑1/2的CPU频率，对于大多数
FS的选择（ 0 ：2）。
FS（ 0 ：2）
这些输入引脚控制时钟的频率在
CPU ， PCICLK和SDRAM输出引脚。这些输入
双向输入/输出引脚，锁在内部电源导通
复位。
模式
该输入引脚用于选择我的输入功能/ O
销。低电平有效将会把I / O引脚的输入模式
并启用停止时钟功能。 （亦是中电
管理模式）
CPU_STOP ＃
这是用来停止同步活跃的低输入引脚
CPUCLK时钟处于低电平状态。所有其他的时钟，包括
SDRAM的时钟会继续运行，而这个功能是
启用。该CPUCLK ？的将有一个开启的等待时间至少
3 CPU时钟。该输入引脚仅当MODE = 0 （电源
管理模式）
PCI_STOP ＃
这是用来停止同步活跃的低输入引脚
PCICLK时钟处于低电平状态。它不会影响PCICLK_F
也没有任何其他的输出。该输入引脚仅当MODE = 0
（电源管理模式）
I
2
C（ SDATA ， SCLK ）
在SDATA和SCLOCK输入是使用对器件编程。
时钟发生器是在我从机接收器
2
C
协议。这将允许回读寄存器。看
配置映射寄存器的功能。在我
2
C规范
在飞利浦的我
2
外设数据手册（ 1996年）应
紧随其后。
48MHz
这是在48MHz的固定频率的时钟输出，其为通常
用来驱动USB设备。
24MHz
此销是一个固定频率的时钟输出通常用来
驾驶超级I / O设备。
CPU 3.3 ＃ _2.5
该输入引脚控制CPU输出缓冲力量
歪斜匹配的CPU和SDRAM输出，以补偿
外部VDDL供电状态。使用这个是非常重要的
选择电源系统的要求时功能
VDDL1,2 。逻辑?? 1 ?? （地）将指示2.5V操作和
逻辑?? 0 ??将显示工作电压为3.3V 。该引脚具有内部
电阻上拉至VDD 。
5
QQ：800888908 复制
