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集成

电路

系统公司

ICS9150-01

高能奔腾和SDRAM频率发生器

概述

该

ICS9150-01

生成所需的高速时钟的所有

RISC或CISC微处理器的系统，如英特尔

PentiumPro 。两种不同的参考频率乘法

因素是外部选择与平滑的频率

转场。一输出使能提供可测试性。

高驱动PCICLK和SDRAM输出通常提供

大于1 V / ns的转换速率为30 pF的负载。 CPUCLK

输出通常提供比1V / ns的转换速率为

同时维持50 20 pF的负载

5 ％的占空比。在REF

时钟输出通常提供比0.5V更好/ ns的压摆率。

特点

产生5处理器， 6条公交一14.31818MHz

16 SDRAM的时钟。

同步时钟歪斜匹配到250 ps的窗口

上个PCLK和500PS的BCLKs窗口

测试时钟模式简化了系统的设计

选择乘法比

可自定义CON连接gurations

输出频率范围为100兆赫（取决于

选项）

3.0V ？ 3.7V电源电压范围

PC机的串行配置界面

电源管理控制输入引脚

56 -pin SSOP封装

引脚配置

框图

56引脚SSOP

的功能

FS0

P ú LK ，

S.D。 RA M

（M赫兹）

60.0

66.6

X 1 ，R EF

（M赫兹）

P·C I C LK

（M赫兹）

14.318

33.3

Pentium是Intel Corporation的注册商标

9150-01亮采01年4月25日

ICS保留随时修改在本标识的设备数据的权利

出版，恕不另行通知。 ICS建议客户获取最新的

版本的所有设备数据，以验证任何信息所依赖的

客户是当前和准确。

ICS9150-01

引脚说明

PI N N ü M B é

4, 10, 17, 23, 31,

34, 40, 47, 53

9, 11, 12, 13

14, 16

1, 7, 15, 20, 26,

37, 43

50, 56

18, 19, 21, 22, 24,

25, 32, 33, 35, 36,

38, 39, 41, 42, 44,

2, 54, 55

46, 48, 49, 51, 52

PI N N A M ê

REF0

MO DE

电脑IC LK _F

电脑集成电路LK （0： 5）

FS0

SDATA

SC LK

VDD2 ， VDD1 ，

VDD ， VDD3

VDDL2 ， VDDL1

SDRAM （ 0:11 ）

(14:15)

IO AP集成电路（0： 2）

P UC LK （ 0 ： 4 ）

S DRAM1 3

P U_ S到P＃

S DRAM1 2

P·C I_ S到P＃

TYPE

D E S·C R I PT我0：N

UT 14.318 MHz参考时钟输出。

PWR

地面上。

14.318MHz输入。有内部负荷上限。

rystal输出。有内部负荷上限和反馈电阻X1

模式选择引脚启用电源管理功能，

有上拉。

在PC I_STO P＃ = 0自由运行的总线时钟。

总线时钟输出。

选择引脚使能66.6 MHz或60 MHz的。 PU / SDRAM时钟

频率

在串行配置端口的串行数据。

锁定输入串行配置端口。

ominal 3.3V电源，看到电力集团的功能。

PU和IO APIC时钟缓冲器的电源，无论是2.5或3.3V

标称。

SDRAM时钟（ 60 / 66.6MHz频率范围内）

IO APIC时钟输出。（ 14.31818 MHz）的Poweredby VDDL1

PU安输出时钟。本站由VDDL2 （ 60或66.6MHz频率范围内）

SDRAM的时钟（ 60 / 66.6兆赫）

暂停市局LK时钟的逻辑"0"级别低的时候。

SDRAM的时钟（ 60 / 66.6兆赫）

暂停电脑IC LK （ 0 ： 5）逻辑时"0"水平低。

电源组

VDD =供应的PLL内核

VDD1 = REF 0 ，X 1， X 2

VDD2 = PCICLK_F ， PCICLK （0： 5）

VDD3 = SDRAM （ 0:11 ）（ 14:15 ）， SDRAM13 / CPU_STOP ＃， SDRAM12 / PCI_STOP ＃

VDDL1 = IOAPIC （0 ：2）的

VDDL2 = CPUCLK （0： 4）

ICS9150-01

上电条件

S EL 6 6月6日0 ＃

M O对DE

P中＃

52, 51, 49, 48, 46

45, 44, 42, 41, 39,

38, 36, 35, 22, 21,

19, 18, 33, 32, 25,

9, 11, 12, 13, 14,

16 , 8

52, 51, 49, 48, 46

45, 44, 42, 41, 39,

3 8 , 3 6 , 3 5 , 2 2 , 2 1,

19, 18, 33, 32, 25,

9, 11, 12, 13, 14,

16, 8

52, 51, 49, 48, 46

45, 44, 42, 41, 39,

38, 36, 35, 22, 21,

19, 18, 25, 24

52, 51, 49, 48, 46

4 5 , 4 4 , 4 2 , 4 1, 3 9 ,

3 8 , 3 6 , 3 5 , 2 2 , 2 1,

19, 18, 25, 24

ES C R I P TI 0：N

CPUCLK s

SDRAM

PCICLK s

CPUCLK s

SDRAM

PCICLK s

CPUCLK s

SDRAM

PCI_STO P＃

CPU_STO P＃

CPUCLK s

SDRAM

PCI_STO P＃

CPU_STO P＃

F加利 TI 0：N

66.6兆赫 - 瓦特/串行配置启用/禁用

66.6兆赫 - 所有SDRAM输出

33.3兆赫 - 瓦特/串行配置启用/禁用

60兆赫 - 瓦特/串行配置启用/禁用

30兆赫 - 瓦特/串行配置启用/禁用

66.6兆赫 - 瓦特/串行配置启用/禁用

66.6兆赫 - 所有SDRAM输出

功率管理， PC I （0 ：5）的时钟停止时的低

电源管理系统，C PU时钟停止时低

60兆赫 - 瓦特/串行配置启用/禁用

功率管理， PC I （0 ：5）的时钟停止时的低

电源管理系统，C PU时钟停止时低

例如：

a）如MODE = 1时，引脚33和32分别被配置为SDRAM12和SDRAM13 。

b）如MODE = 0时，销33和32被配置为PCI_STOP ＃，和分别CPU_STOP ＃。

上电默认条件

在上电和器件编程之前，所有的时钟将默认为已启用，并??上？条件。这是随后的频率

生产是在FS和MODE引脚所示的表中。

C罗C k的

EF 0

I O AP I C （ 0 ： 2 ）

默认为C 0：N DI TI 0：N AT P O w制备ER- UP

1 4 。 3 1 8 1的8M赫兹

ICS9150-01

技术引脚功能描述

VDD(1,2,3)

这是电源向所述装置的内部核心逻辑以及

作为时钟输出缓冲器REF（ 0 ：1）， PCICLK和

SDRAM（ 0 ：7）。

此引脚工作在3.3V电压。从列出的时钟缓冲器，它

供应将有来自地面的电压摆幅到这个水平。对于

实际保证高和低电压电平的时钟，请

咨询本数据表中的DC参数表。

VDDL1,2

这是电源的CPUCLK和IOAPCI输出

缓冲区。这些输出的电压电平可以是2.5或3.3volts 。

从缓冲器的时钟，每个设备将有一个电压摆动

从地面到这个水平。对于实际的保证，高和低

这些时钟的电压等级，请咨询直流参数

表本数据表中。

GND

这是电源接地（或负）返回引脚

内部核心逻辑和所有的输出缓冲器。

该输入引脚提供两个功能之一。当使用该装置

用水晶，X 1作为输入端子的参考信号

来自离散的晶体。当该装置是由一个驱动

外部时钟信号， X 1是该装置的输入引脚为参考

时钟。该引脚还实现了内部晶体负载电容

被连接到地。请参阅数据表，其值

电容。

该输出引脚用于只有当设备使用水晶作为

参考频率源。在这种操作模式下， X 2为

驱动（或激励）离散晶振输出信号。 X2引脚

还将实施一个内部晶体负载电容是

连接到地。请参阅数据表，其值

电容。

CPUCLK （0： 4）

这些输出引脚的时钟输出驱动处理器

其它CPU相关电路需要的时钟这是在紧张

偏移公差与CPU时钟。这些电压摆幅

时钟由施加到VDDL2销的电压电平来控制

该装置。见的功能表的具体的列表

频率可用于这些时钟和选择

码，以产生它们。

SDRAM （ 0:15 ）

这些输出时钟被使用来驱动动态RAM ?? s和低

CPU的时钟歪斜副本。的电压摆幅

SDRAM ？的输出是由所施加的电源电压控制

到装置的VDD3 ，为3.3伏。

IOAPIC （0 ：2）的

这些输出是固定的，在运行频率输出时钟

参考输入（通常为14.31818MHz ）。其电压电平摆幅

由VDDL1控制，并且可以在2.5或3.3volts操作。

REF0

在REF输出是运行在相同的固定频率时钟

频率作为输入参考时钟X1或晶体（通常

14.31818MHz ）连接跨X1和X2 。

PCICLK_F

该输出等于PCICLK （ 0 ： 5 ）和自由运行，并

不会被PCI_STP ＃停止。

PCICLK （0： 5）

这些输出时钟产生所有的PCI时序要求的

奔腾/专业版的系统。它们符合目前的PCI

规范。他们跑1/2的CPU频率。

FS0

该输入引脚控制时钟的频率的CPU ，

PCICLK和SDRAM输出管脚。如果一个逻辑“1”的值是存在于

这个引脚上， 66.6 MHz的时钟将被选中。如果一个逻辑“0”时，

在60MHz的频率将被选中。（这是电源管理

模式）

模式

该输入引脚用于选择的I / O引脚的输入功能。

低电平有效将会把I / O引脚的输入模式，并启用

这些停止的时钟功能。（这是电源管理模式）

CPU_STOP ＃

这是用来停止CPUCLK同步活跃的低输入引脚

时钟在低电平状态。所有其他的时钟，包括SDRAM

时钟将继续，而该功能启用运行。该

CPUCLK的将有一个转开的至少3个CPU时钟周期的延迟。这

输入引脚时才有效MODE = 0 （电源管理模式）

PCI_STOP ＃

这是用来停止PCICLK同步活跃的低输入引脚

时钟在低电平状态。它不会影响PCICLK_F也没有任何

其他输出。该输入引脚时才有效MODE = 0 （电源

管理模式）

在SDATA和SCLOCK输入是使用对器件编程。该

时钟发生器是在我从机接收器

C协议。它会

允许回读寄存器。请参阅配置映射寄存器

功能。在我

在飞利浦公司的I C规范

外设数据

手册（ 1996年），应遵循。

ICS9150-01

一般我

C串行接口信息

对于时钟发生器由一个I处理

C控制器，下面的地址必须被作为一个启动序列，

一个确认每个字节之间的位。

时钟发生器

地址（7位）

A（ 6 ： 0 ） & R / W ＃

D2(H)

确认

+8位虚设

命令代码

+8位虚设

字节数

确认

然后字节0 ， 1，2，等中

步骤直到停止。

时钟发生器是一个从/接收器I

C分量。它可以"read回" （在飞利浦公司的I

C协议）中存储的数据

锁存器进行验证。（集R / W ＃ 1以上）。有没有支持的字节数，所以它不符合英特尔SMB

PIIX4协议。

时钟发生器

地址（7位）

A（ 6 ： 0 ） & R / W ＃

D3(H)

确认

BYTE 0

确认

1个字节

确认

字节0，1， 2 ，等等的顺序，直到停止。

由该时钟发生器所支持的数据传输速率为100K比特/秒（标准模式）

该输入工作电压为3.3V的逻辑电平。

该数据字节的格式是8位字节。

为了简化该时钟发生器我

C接口，协议设置为使用来自控制器的唯一块写操作。字节

必须按顺序访问，从最低到最高字节与停止后的任何完整的字节有能力

被转移。上面显示的命令代码和字节数必须发送，但数据被忽略了这两个

字节。数据被加载到停止顺序发出。

在掉电模式（ PWR_DWN ＃低）时， SDATA和SCLK引脚三态和内部数据锁存器

保持所有先前的编程信息。

在上电时，所有寄存器被设置为一个默认状态。见字节0细节默认情况下，字节1至5默认

到1 （输出使能状态）

串行配置命令位图

字节0 ：功能和频率选择时钟寄存器（默认= 0 ）

双向吨

第7位

第6位

第5位

P中＃

4位

第3位

第2位

第1位

位0

ES C R I P TI 0：N

必须Bé 0 FO R否rmal O·P eratio

在S·P阅读S P ectrum ，C ntro LS E型

（ 0 =居中， 1 = D 2 O WN SP读）

必须Bé 0 FO R否rmal O·P eratio

在S·P阅读S P ectrum ，C ntro LS C 0 ntro LS

S·P读荷兰国际集团％

(0 = 1 . 8 %, 1 = 0 . 6 %)

Bit0

Bit1

1 - 三 - 的TA TE

0 - S·P再A D S·P权证TRUM婀娜B乐

1 - 释TMO D E

0 - N RMA 1。· P·E RA TIO N

P WD

注意：

PWD =上电缺省

C是飞利浦公司的商标