集成
电路
系统公司
ICS9150-08
频率发生器&集成缓冲器奔腾/ Pro的
概述
该
ICS9150-08
生成所需的高速时钟的所有
RISC或CISC微处理器的系统，如英特尔
PentiumPro或Cyrix的。八种不同的参考频率
乘法因子是可选择的。
其特点包括三个CPU ， 7个PCI和17 SDRAM
时钟。两个参考输出可以等于该晶体
频率，加上两个IOAPIC输出搭载VDDL1 。
一个48兆赫USB提供外加一个24兆赫。传播
光谱内置在±0.5％或± 0.25％调制，从而降低
EMI。串行编程我
2
C接口允许改变
功能，停止时钟编程和频率选择。它
不建议使用双功能I / O引脚的时钟
插槽（ ISA ， PIC ， CPU ， DIMM ） 。卡上的添加可能有
上拉或下拉。此外，该设备满足
奔腾电稳定，这就要求CPU和
PCI时钟保持上电后2毫秒内保持稳定。
高驱动PCICLK和SDRAM输出通常提供
大于1 V / ns的转换速率为30pF的负载。 CPUCLK输出
通常提供比1V / ns的转换速率为20pF的负载
在保持50±5 ％的占空比。在REF ， 24和48 MHz的
时钟输出通常提供比0.5V更好/ ns的压摆率
为20pF的。
特点
3.3V输出： SDRAM ， PCI ，楼盘， 48 / 24MHz的
2.5V输出： CPU ， IOAPIC
20欧姆的CPU时钟输出阻抗
20欧姆的PCI时钟输出阻抗
从CPU （早期）倾斜，以PCI时钟 - 1至4纳秒，中心
2.6纳秒。
对于C无外部负载上限
L
= 18pF之结晶
± 250 ps的CPU ， PCI时钟偏移
250PS （循环周期） CPU抖动
光滑的CPU频率切换，从50到133兆赫
I
2
C接口编程
2ms的上电时钟稳定时间
时钟占空比45-55 ％ 。
56引脚300密耳SSOP封装
工作电压为3.3V ， 5V容限输入（与R系列）
从缓冲器输入<5.5ns SDRAM传播延迟
框图
引脚配置
电源组
VDD1 = REF （0： 1）中， X1，X2
VDD2 = PCICLK_F ， PCICLK （0： 5）
VDD3 = SDRAM （ 0:18 ） ，供应PLL内核，
VDD4 =为48MHz ， 24MHz的
VDDL1 = IOAPIC_F
VDDL2 = CPUCLK_F （1： 2）
9150-08版本ê 98年9月28日
56引脚SSOP
的240K *内部上拉电阻到3.3V的输入指示
Pentium是Intel Corporation的注册商标
I
2
C是飞利浦公司的商标。
ICS保留随时修改在本标识的设备数据的权利
出版，恕不另行通知。 ICS建议客户获取最新的
版本的所有设备数据，以验证任何信息所依赖的
客户是当前和准确。
ICS9150-08
引脚说明
引脚数
2
引脚名称
REF1
FS2
1
REF0
PCI_STOP ＃
TYPE
OUT
IN
OUT
IN
PWR
IN
OUT
OUT
IN
OUT
IN
IN
IN
OUT
IN
OUT
IN
PWR
描述
14.318 MHz参考时钟输出
锁存频率选择输入。有拉至VDD2 。
14.318MHz的参考时钟输出
暂停PCICLK （ 0 ： 5）逻辑时"0"水平低。
（在移动， MODE = 0时）
地面上。
14.318MHz输入。有内部负荷帽， （标称33pF的） 。
晶振输出。有内部负荷上限（ 33pF的）和反馈
电阻X1
自由运行的总线时钟不PCI_STOP ＃ afected
锁存输入模式选择。转换引脚3 PCI_STOP ＃当
低功耗管理。
PCI时钟输出。
输入缓冲器
在串行配置端口的串行数据。 （我
2
C)
时钟输入串行配置端口。 （我
2
C)
24MHz的时钟输出的超级I / O或FD 。
锁存频率选择输入。有拉至VDD4 。
48MHz的时钟输出的USB接口。
锁存频率选择输入。有拉至VDD2 。
标称3.3V电源，看到电力集团的功能。
3
4, 10, 23, 26, 34, 42,
GND
48, 53
5
6
8
9, 11, 12,
13, 14, 16
17
27
28
30
FS0
1
29
1, 7, 15, 20,
31, 37, 45
18, 19, 21, 22, 24,
25, 32, 33, 35, 36,
38, 39, 40 41, 43,
44, 46
47
50, 56
55
51, 49
52
54
48MHz
FS1
1
VDD2 ， VDD1 ，
VDD3 ， VDD4
SDRAM
(1:8) (15:12) (7:0), 16
CPU_STOP ＃
VDDL2 ， VDDL1
IOAPIC0
CPUCLK （1： 2）
CPUCLK_F
IOAPIC_F
X1
X2
PCICLK_F
模式
1
PCICLK （0： 5）
BUFFERIN
SDATA
SCLK
24MHz
OUT
SDRAM时钟
暂停CPUCLK （1 ：2）， IOAPIC0 ， SDRAM（ 0时16 ）时钟的逻辑"0"
当水平低。
CPU和IOAPIC时钟缓冲器的电源，无论是2.5或3.3V
标称。
IOAPIC时钟输出。 （ 14.318 MHz）的Poweredby VDDL1
CPU输出时钟。本站由VDDL2 （ 60或66.6MHz频率范围内）
自由运行的CPU输出时钟。不影响将ty的CPU_STOP ＃ 。
自激IOAPIC时钟输出。不受CPU_STOP ＃
（ 14.31818 MHz）的技术VDDL1
IN
PWR
OUT
OUT
OUT
OUT
注意事项：
1 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。用规格为10Mohm电阻
程序逻辑嗨到VDD或GND为逻辑低电平。
2
ICS9150-08
模式引脚 - 电源管理控制输入
模式下，引脚8
（锁存输入）
0
1
3脚
PCI_STOP ＃
（输入）
REF 0
（输出）
电源管理功能
CPU_STOP ＃
PCI_STOP ＃
CPUCLK
输出
停低
运行
运行
停低
PCICLK
(0:5)
运行
运行
停低
停低
PCICLK_F ，
REF ，
24/48MHz
和SDRAM
运行
运行
运行
运行
水晶
OSC
运行
运行
运行
运行
VCO
0
1
1
0
1
1
0
0
运行
运行
运行
运行
V
DD
1,2,3 = 3.3V±5%, V
DDL
1,2 = 2.5V ±5％或3.3 ±5％， TA = 0 70℃
晶体（ X1，X2） = 14.31818MHz
FS2
1
1
1
1
0
0
0
0
FS1
1
1
0
0
1
1
0
0
FS0
1
0
1
0
1
0
1
0
中央处理器
（ M·H Z）
100.2
133.3
1
112
1
103
6 6 .8
8 3 .3
75
50
P·C LK IC
（ M·H Z）
33.3 （C PU / 3 ）
33.3 （C PU / 4 ）
1
37.3
1
34.3 （C PU / 3 ）
33.4 （C PU / 2 ）
41.65 （C PU / 2 ）
37.5 （C PU / 2 ）
25 （C PU / 2 ）
EF ， IO口P IC
（ M·H Z）
1 4 .3 1 8
1 4 .3 1 8
1 4 .3 1 8
1 4 .3 1 8
1 4 .3 1 8
1 4 .3 1 8
1 4 .3 1 8
1 4 .3 1 8
的功能
Note1.
性能不保
3
ICS9150-08
一般我
2
C串行接口信息
A.
对于时钟发生器由一个I处理
2
C控制器，下面的地址必须被作为一个启动序列，
每个字节之间的acknoledge位。
时钟发生器
地址（7位）
A（ 6 ： 0 ） & R / W ＃
D2
(H)
B.
确认
+8位虚设
命令代码
确认
+8位虚设
字节数
确认
然后字节0 ， 1，2，等中
步骤直到停止。
时钟发生器是一个从/接收器I
2
C分量。它可以回读存储在锁存器，用于验证的数据。 （组
R / W ＃ 1以上）
读回将支持英特尔PIIX4 "Block - Read"协议，
有"Byte count"继
与R / W ＃ = 1地址，那么过程使用到字节0 ， 1 ， 2 ， ... ，直到停止。
时钟发生器
地址（7位）
字节数
READBACK
A（ 6 ： 0 ） & R / W ＃
D3
(H)
C.
D.
E.
F.
确认
确认
然后字节0 ，1， 2等中
步骤直到停止。
由该时钟发生器所支持的数据传输速率为100K比特/秒（标准模式）
该输入工作电压为3.3V的逻辑电平。
该数据字节的格式是8位字节。
为了简化该时钟发生器我
2
C接口，协议设置为只使用"Block - Writes"从控制器。该
字节必须按顺序访问，从最低到最高字节与停止后的任何完整的字节的能力
已被转移。上面显示的命令代码和字节数必须发送，但数据被忽略的那些
两个字节。数据被加载到停止顺序发出。
在上电时，所有寄存器被设置为一个默认状态。字节0默认为0 ，字节1至5默认为1（已启用
输出状态） 。
G
..
串行配置命令位图
字节0 ：功能和频率选择寄存器（默认值= 0 ）
位
第7位
描述
0 - ± 0.25 ％扩频调制
1 - ± 0.5 ％扩频调制
位6位5位4
CPU时钟
PCI
33.3 （CPU / 3）
111
100.2
33.3 （CPU / 4）的
2
110
133.3
2
37.3 （ CPU / 3 ）
2
101
112.0
2
103
34.3 （CPU / 3）
100
011
66.8
33.4 （ CPU / 2 ）
010
83.3
41.65(CPU/2)
001
75
37.5 （CPU / 2）
000
50
25 （ CPU / 2 ）
0 - 频率选择由硬件选择，已锁定
输入
1 - 频率选择位6 ： 4 （上）
0 - 扩频中心扩散型。
1 - 扩频向下扩散型。
0 - 正常
1 - 扩频启用
0 - 运行
1三态输出全部
PWD
0
Note1.
默认情况下，在电将是
锁存逻辑输入来定义
频率。比特4 ，5，6为默认
到000 ，并且如果第3位写入一个1
使用位6 ： 4 ，那么这些应该
被定义为期望的频率，在
同样的写周期。
Note2.
性能不保
第6位： 4
Note1
第3位
第2位
第1位
位0
0
0
0
0
注意：
PWD =上电缺省
I
2
C是飞利浦公司的商标
4
ICS9150-08
字节1 ： CPU ，有效/无效注册
（ 1 =允许， 0 =禁用）
字节2 ： PCI ，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
描述
-
1
版权所有
-
1
版权所有
-
1
版权所有
-
1
版权所有
46
1
SDRAM16 （ ACT / INACT ）
49
1
CPUCLK2 （ ACT / INACT ）
51
1
CPUCLK1 （ ACT / INACT ）
52
1
CPUCLK0 （ ACT / INACT ）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
描述
-
1
版权所有
8
1
PCICLKF （ ACT / INACT ）
16
1
PCICLK5 （ ACT / INACT ）
14
1
PCICLK4 （ ACT / INACT ）
13
1
PCICLK3 （ ACT / INACT ）
12
1
PCICLK2 （ ACT / INACT ）
11
1
PCICLK1 （ ACT / INACT ）
9
1
PCICLK0 （ ACT / INACT ）
字节3 ： SDRAM ，有效/无效注册
（ 1 =允许， 0 =禁用）
字节4 ：保留，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
描述
-
1
版权所有
-
1
版权所有
30
1
为48MHz （ ACT / INACT ）
29
1
的24MHz （ ACT / INACT ）
33, 32,
1
SDRAM （ 12:15 ） （ ACT / INACT ）
25, 24
22, 21,
1
SDRAM （ 8:11 ） （ ACT / INACT ）
19, 18
39, 38,
1
SDRAM （ 4 ： 7 ）， （法/ INACT ）
36, 35
44, 43,
1
SDRAM0 （ 0 ： 3 ） （ ACT / INACT ）
41, 40
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
描述
-
-
锁存FS0 ＃
-
1
版权所有
-
1
版权所有
-
-
锁存FS1 ＃
-
1
版权所有
-
1
版权所有
-
1
版权所有
-
1
版权所有
字节5 ：外围，有效/无效注册
（ 1 =允许， 0 =禁用）
注意事项：
BIT PIN ＃ PWD
描述
第7位
-
1
版权所有
第6位
-
-
锁存FS2 ＃
第5位
54
1
IOAPIC1 （ ACT / INACT ）
4位
55
1
IOAPIC0 （ ACT / INACT ）
第3位
-
1
版权所有
第2位
-
1
版权所有
第1位
2
1
REF1 （ ACT / INACT ）
位0
3
1
REF0 （ ACT / INACT ）
1.非活动是指输出保持低电平，禁止
从切换。
2.锁定频率选择（ FS ＃ ）将被inferted逻辑
输入频率的负载选择销的条件。
5
QQ：2880707522 复制
