集成
电路
系统公司
ICS9148B-04
频率发生器&集成缓冲器奔腾/专业版
TM
概述
该
ICS9148B-04
产生所需的高所有的时钟
高速RISC或CISC微处理器的系统，如英特尔
PentiumPro或Cyrix的。八种不同的参考频率
相乘的因素是外部可选光滑
频率转换。
其特点包括四个CPU ， 7个PCI和十二SDRAM
时钟。两个参考输出可以等于
晶振频率。再加上IOAPIC输出搭载VDDL1 。
一个48兆赫的USB接口，和一个24 MHz的时钟超级IO 。
建于扩频 - ± 1.5 ％调制，以减少
EMI。串行编程我
2
C接口允许改变
功能，停止时钟编程和频率选择。
上升时间调整为VDD电压为3.3V或2.5V的CPU 。
此外，该设备满足奔腾电
稳定化，这需要的CPU和PCI时钟保持
上电后2毫秒内保持稳定。它不推荐
使用I / O双功能引脚的插槽（ ISA ， PCI ， CPU ， DIMM ） 。
卡上的添加可能有一个上拉或下拉。
特点
3.3V输出： SDRAM ， PCI ，楼盘， 48 / 24MHz的
2.5V或3.3V输出： CPU ， IOAPIC
20欧姆的CPU时钟输出阻抗
20欧姆的PCI时钟输出阻抗
从CPU （早期）倾斜，以PCI时钟 - 1至4纳秒，中心
2.6纳秒。
对于C无外部负载上限
L
= 18pF之结晶
± 250 ps的CPU ， PCI时钟偏移
400PS （循环周期） CPU抖动
平滑的频率切换，以选择从50到83.3
MHz的CPU 。
I
2
C接口编程
2ms的上电时钟稳定时间
时钟占空比45-55 ％ 。
48引脚300密耳SSOP封装
工作电压为3.3V ， 5V容限输入。
引脚配置
框图
48引脚SSOP
中*内部上拉电阻
240K至3.3V的输入指示
电源组
VDD1 = REF （0： 1）中， X1，X2
VDD2 = PCICLK_F ， PCICLK （0： 5）
VDD3 = SDRAM （ 0:11 ） ，供应PLL内核，
的24MHz ， 48MHz的
VDDL1 = IOAPIC
VDDL2 = CPUCLK （0 ：3）的
9148-04 B版98年1月20日
Pentium是Intel Corporation的注册商标
I
2
C是飞利浦公司的商标
ICS保留随时修改在本标识的设备数据的权利
出版，恕不另行通知。 ICS建议客户获取最新的
版本的所有设备数据，以验证任何信息所依赖的
客户是当前和准确。
ICS9148B-04
引脚说明
引脚数
1
引脚名称
VDD1
REF0
TYPE
PWR
OUT
描述
REF（ 0 ： 1 ） ， XTAL电源，标称3.3V
14.318 MHz参考时钟。
表示VDDL2是否为3.3V或2.5V 。高= 2.5V的CPU ，
LOW = 3.3V的CPU
1
。锁存输入
2
2
3,9,16,22,27,
33,39,45
4
5
6,14
7
8
10, 11, 12, 13
15
17, 18, 20, 21,
28, 29, 31, 32,
34, 35,37,38
19,30,36
23
24
25
26
40, 41, 43, 44
42
46
CPU3.3#_2.5
1 ,2
GND
X1
X2
VDD2
PCICLK_F
FS1
1 , 2
PCICLK0
FS2
1 , 2
PCICLK （ 1:4）
PCICLK5
PCI_STOP ＃
1
SDRAM （ 0:11 ）
VDD3
SDATA
SCLK
24MHz
模式
1 , 2
48MHz
FS0
1 , 2
CPUCLK （0 ：3）的
VDDL2
REF1
CPU_STOP ＃
1
IN
PWR
IN
OUT
PWR
OUT
IN
OUT
IN
OUT
OUT
IN
OUT
PWR
IN
IN
OUT
IN
OUT
IN
OUT
PWR
OUT
IN
地
晶振输入，具有内部装载帽（ 33pF的）和反馈
从X2电阻
晶振输出，标称14.318MHz 。有内部负荷
帽（ 33pF的）
供应PCICLK_F和PCICLK （ 0 ： 5 ） ，标称3.3V
自由运行PCI时钟
频率选择引脚。锁存输入
PCI时钟输出。
频率选择引脚。锁存输入
PCI时钟输出。
PCI时钟输出。 （在桌面模式， MODE = 1 ）
暂停PCICLK （ 0 ： 5 ）时钟的逻辑0电平，当输入为低电平（在
移动模式， MODE = 0时）
SDRAM时钟输出。
供应SDRAM （ 0:11 ） ， PLL内核和24个， 48MHz的时钟，
标称3.3V 。
数据输入
I
2
C串行输入。
时钟输入
I
2
C输入
24MHz的输出时钟
15引脚， 46引脚功能选择引脚， 1 =桌面模式， 0 =移动模式。
锁存输入。
48MHz的输出时钟
频率选择引脚。锁存输入
CPU时钟输出，搭载VDDL2 。低中频CPU_STOP ＃ =低
供给CPU的（0 ：3）， 2.5V或3.3V的标称
14.318 MHz的参考时钟， （在桌面模式， MODE = 1）
REF输出是ISA总线的负载更强的缓冲。
暂停CPUCLK （ 0 ： 3 ）为逻辑0电平，钟当输入为低电平（以
移动模式， MODE = 0时）
IOAPIC时钟输出。 14.318兆赫技术VDDL1 。
供应IOAPIC ，无论是2.5或3.3V标称
47
48
IOAPIC
VDDL1
OUT
PWR
注意事项：
1： 240K内部上拉电阻到3.3V的输入指示
2 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。用规格为10Mohm电阻
程序逻辑嗨到VDD或GND为逻辑低电平。
2
ICS9148B-04
模式引脚 - 电源管理控制输入
模式下，引脚25
（锁存输入）
0
1
引脚46
CPU_STOP ＃
（输入）
REF1
（输出）
引脚15
PCI_STOP ＃
（输入）
PCICLK5
（输出）
电源管理功能
CPU_STOP ＃
PCI_STOP ＃
CPUCLK
输出
停低
运行
运行
PCICLK
(0:5)
运行
运行
停低
PCICLK_F ，
REF ，
24/48MHz
和SDRAM
运行
运行
运行
水晶
OSC
运行
运行
运行
VCO
0
1
1
1
1
0
运行
运行
运行
CPU 3.3 ＃ _2.5V缓冲区选择的CPUCLK和IOAPIC驱动程序。
CPU3.3#_2.5
输入电平
（锁存的数据）
1
0
缓冲入选
操作时：
2.5V VDD
3.3V VDD
的功能
FS2
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
V
DD
1,2,3 = 3.3V±5%, V
DDL
1,2 = 2.5V ±5％或3.3 ±5％， TA = 0 70℃
晶体（ X1，X2） = 14.31818MHz
FS0
0
1
0
1
0
1
0
1
中央处理器，
SDRAM （兆赫）
50.0
75.0
83.3
68.5
83.3
75.0
60.0
66.8
PCICLK
（兆赫）
25.0 （ 1/2 CPU ）
32
41.65 （ 1/2 CPU ）
34.25 （ 1/2 CPU ）
33.3
37.5 （ 1/2 CPU ）
30.0 （ 1/2 CPU ）
33.4 （ 1/2 CPU ）
REF ， IOAPIC
（兆赫）
14.318
14.318
14.318
14.318
14.318
14.318
14.318
14.318
3
ICS9148B-04
A.
对于时钟发生器由一个I处理
2
C控制器，下面的地址必须被作为一个启动序列，
一个确认每个字节之间的位。
时钟发生器
地址（7位）
+8位虚设
命令代码
+8位虚设
字节数
A（ 6 ： 0 ） & R / W ＃
D2
(H)
B.
确认
确认
确认
然后字节0 ， 1，2，等中
步骤直到停止。
时钟发生器是一个从/接收器I
2
C分量。它可以"read回" （在飞利浦公司的I
2
C协议）中存储的数据
锁存器进行验证。 （集R / W ＃ 1以上） 。有没有支持的字节数，所以它不符合英特尔SMB
PIIX4协议。
时钟发生器
地址（7位）
A（ 6 ： 0 ） & R / W ＃
D3
(H)
C.
D.
E.
F.
确认
BYTE 0
确认
1个字节
确认
字节0，1， 2 ，等等的顺序，直到停止。
由该时钟发生器所支持的数据传输速率为100K比特/秒（标准模式）
该输入工作电压为3.3V的逻辑电平。
该数据字节的格式是8位字节。
为了简化该时钟发生器我
2
C接口，协议设置为使用来自控制器的唯一块写操作。字节
必须按顺序访问，从最低到最高字节与停止后的任何完整的字节有能力
被转移。上面显示的命令代码和字节数必须发送，但数据被忽略了这两个
字节。数据被加载到停止顺序发出。
在掉电模式（ PWR_DWN ＃低）时， SDATA和SCLK引脚三态和内部数据锁存器
保持所有先前的编程信息。
在上电时，所有寄存器被设置为一个默认状态。见字节0细节默认情况下，字节1至5默认
到1 （输出使能状态）
G
.
H.
串行配置命令位图
位
第7位
描述
0 - ± 1.5 ％扩频调制
1 - ± 0.5 ％扩频调制
位6位5位4 CPU时钟
PCI
111
66.8
33.4 （ 1/2 CPU ）
110
60.0
30.0 （ 1/2 CPU ）
101
75.0
37.5 （ 1/2 CPU ）
100
83.3
33.3
011
68.5
34.5 （ 1/2 CPU ）
010
83.3
41.65 （ 1/2 CPU ）
001
75.0
32.0
000
50.0
25.0 （ 1/2 CPU ）
0 - 频率选择由硬件选择，
锁存输入
1 - 频率选择位6 ： 4 （上）
0 - 扩频中心扩散型。
1 - 扩频向下扩散型。
0 - 正常
1 - 扩频启用
0 - 运行
1三态输出全部
字节0 ：功能和频率选择寄存器（默认值= 0 ）
PWD
0
注： 1 。
默认情况下，在电将成为锁存逻辑
输入定义的频率。比特4 ，5，6为默认
000 ，如果第3位被写入1使用位
6:4 ，那么这些定义应该期望
频率相同的写周期。
第6位： 4
注1
注意：
PWD =上电缺省
0
0
0
0
第3位
第2位
第1位
位0
I
2
C是飞利浦公司的商标
4
ICS9148B-04
字节1 ： CPU ，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
-
40
41
43
44
PWD
1
1
1
1
1
1
1
1
描述
（保留）
（保留）
（保留）
（保留）
CPUCLK3 （ ACT / INACT ）
CPUCLK2 （ ACT / INACT ）
CPUCLK1 （ ACT / INACT ）
CPUCLK0 （ ACT / INACT ）
字节2 ： PCIActive /无效寄存器（ 1 =启用， 0 =禁用）
位
第7位
第6位
第5位
位
位
位
位
位
4
3
2
1
0
针＃
-
7
15
14
12
11
10
8
PWD
1
1
1
1
1
1
1
1
描述
（保留）
PCICLK_F （ ACT / INACT ）
PCICLK5 （ ACT / INACT ）
（仅限桌面）
PCICLK4 （ ACT / INACT ）
PCICLK3 （ ACT / INACT ）
PCICLK2 （ ACT / INACT ）
PCICLK1 （ ACT / INACT ）
PCICLK0 （ ACT / INACT ）
注意事项：
1.非活动是指输出保持低电平，禁止
从切换。
字节3 ： SDRAMActive /无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
28
29
31
32
34
35
37
38
PWD
1
1
1
1
1
1
1
1
描述
SDRAM7 （ ACT / INACT ）
SDRAM6 （ ACT / INACT ）
SDRAM5 （ ACT / INACT ）
SDRAM4 （ ACT / INACT ）
SDRAM3 （ ACT / INACT ）
SDRAM2 （ ACT / INACT ）
SDRAM1 （ ACT / INACT ）
SDRAM0 （ ACT / INACT ）
注意事项：
1.非活动是指输出保持低电平，禁止
从切换。
只有在桌面模式2 PCICLK5
字节4 ： SDRAM的有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
-
17
18
20
21
PWD
1
1
1
1
1
1
1
1
描述
（保留）
（保留）
（保留）
（保留）
SDRAM11 （ ACT / INACT ）
SDRAM10 （ ACT / INACT ）
SDRAM9 （ ACT / INACT ）
SDRAM8 （ ACT / INACT ）
注意事项：
1.非活动是指输出保持低电平，禁止
从切换。
字节5 ：外围有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
47
-
-
46
2
PWD
1
1
1
1
1
1
1
1
描述
（保留）
（保留）
（保留）
IOAPIC （ ACT / INACT ）
（保留）
（保留）
REF1 （ ACT / INACT ）
REF0 （ ACT / INACT ）
注意事项：
1.非活动是指输出保持低电平，禁止
从切换。这些输出被设计成
在上电配置且预期不会有
在操作的正常模式中进行配置。
字节6 ：可选注册为可能的未来需求
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
-
-
-
-
-
PWD
1
1
1
1
1
1
1
1
描述
（保留）
（保留）
（保留）
（保留）
（保留）
（保留）
（保留）
（保留）
注意事项：
1.非活动是指输出保持低电平，从禁用
切换。这些输出被设计为在要配置
上电，而且可能不会在要配置
正常操作模式。
2. REF1只在桌面模式
注意事项：
1字节6是由集成电路系统预留
未来的应用。
注意：
PWD =上电缺省
5
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