集成
电路
系统公司
ICS87973I-147
L
OW
S
KEW
, 1-
TO
-12
LVCMOS / LVTTL
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
F
EATURES
完全集成的PLL
14 LVCMOS / LVTTL输出; （12）时钟， （1）反馈， （1）同步
可选的LVCMOS / LVTTL或差分CLK ， NCLK输入
CLK0 ， CLK1可以接受以下的输入电平：
LVCMOS或LVTTL
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL
输出频率范围： 10MHz到150MHz的
VCO范围： 240MHz的500MHz的
输出偏斜： 200PS （最大值）
周期到周期抖动（所有银行÷ 4 ） ：为55ps （最大）
全3.3V电源电压
-40 ° C至85°C的工作环境温度
引脚兼容MPC973
兼容的PowerPC 和奔腾微处理器
G
ENERAL
D
ESCRIPTION
ICS
HiPerClockS
该ICS87973I - 147是一种LVCMOS / LVTTL时钟
发生器和HiPerClockS的成员 FAM-
随手从ICS高性能时钟解决方案。
该ICS87973I -147具有三种可选输入
并提供14个LVCMOS / LVTTL输出。
该ICS87973I -147是一种高度灵活的设备。这三个选择 -
能输入（ 1差分和2个单端输入）常常
在需要冗余时钟源的系统中使用。最多三个
不同的输出频率可在三者中产生
输出银行。
三个输出银行和反馈输出各有各的
自己的输出分频器，它允许该设备以产生
多种不同的银行的频率比和输出至输入
频率比。此外，在银行C 2输出（ QC2 ， QC3 ）
可以选择要反相或非反相。在输出频率
昆西范围为10MHz至150MHz的。输入频率范围是
为6MHz至120MHz的。
该ICS87973I -147还具有QSYNC输出可以是
用于系统同步的目的。它可以监视银行A
与C银行的产出和变低一个周期之前一致
银行A和C银行时钟的上升沿。 QSYNC接着
高时再行A的重合上升沿和
C银行发生。这种功能主要用在应用中
银行A和C银行都以不同的频率运行，并且是
当它们在非整数运行特别有用mul-
彼此的tiples 。
应用实例：
1.
系统时钟发生器：
使用16.66MHz参考
时钟产生8 33.33MHz副本PCI和
4 100MHz的副本用于CPU或PCI-X 。
2.
线卡乘数：
从多差的62.5MHz
一回飞机的线卡单端125MHz的
ASIC和千兆以太网串行转换器。
3.
零延迟缓冲器同步内存：
扇出
到从存储器控制器12的100MHz的副本
参考时钟输出到存储器芯片的存储器模块上
零延迟。
P
IN
A
SSIGNMENT
Ext_FB
GNDO
GNDO
GNDO
V
DDO
V
DDO
QB0
QB1
QB2
QB3
QFB
V
DD
FSEL_B1
FSEL_B0
FSEL_A1
FSEL_A0
QA3
V
DDO
QA2
GNDO
QA1
V
DDO
QA0
GNDO
VCO_SEL
39 38 37 36 35 34 33 32 31 30 29 28 27
40
26
41
42
43
44
45
46
47
48
49
50
51
52
1
GNDI
FSEL_FB0
FSEL_FB1
QSYNC
GNDO
QC0
V
DDO
QC1
FSEL_C0
FSEL_C1
QC2
V
DDO
QC3
GNDO
INV_CLK
25
24
23
22
21
ICS87973I-147
20
19
18
17
16
15
14
2
NMR / OE
3
Frz_Clk
4
Frz_Data
5 6
FSEL_FB2
PLL_SEL
7 8
REF_SEL
CLK_SEL
9 10 11 12 13
CLK0
CLK1
CLK
NCLK
V
DDA
52引脚LQFP
10x10公厘X 1.4毫米包体
Y封装
顶视图
87973DYI-147
www.icst.com/products/hiperclocks.html
1
REV 。一个2003年8月26日
集成
电路
系统公司
ICS87973I-147
L
OW
S
KEW
, 1-
TO
-12
LVCMOS / LVTTL
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
B
LOCK
D
IAGRAM
VCO_SEL
PLL_SEL
REF_SEL
CLK
NCLK
CLK0
CLK1
CLK_SEL
Ext_FB
0
1
相
探测器
LPF
VCO
1
0
0
1
D
Q
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QA0
QA1
QA2
QA3
D
Q
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QB0
QB1
QB2
QB3
FSEL_FB2
NMR / OE
POWER- ON
RESET
÷4, ÷6, ÷8, ÷12
÷4, ÷6, ÷8, ÷10
÷2, ÷4, ÷6, ÷8
2
2
FSEL_B0 ： 1
FSEL_C0 ： 1
FSEL_FB0 ： 2
2
3
数据发生器
同步脉冲
0
÷2
1
D
Q
SYNC
FRZ
QC0
QC1
QC2
QC3
QFB
D
Q
SYNC
FRZ
SYNC
FRZ
FSEL_A0 ： 1
÷4, ÷6, ÷8, ÷10
D
Q
D
Q
SYNC
FRZ
QSYNC
Frz_Clk
输出禁用
电路
12
Frz_Data
INV_CLK
87973DYI-147
www.icst.com/products/hiperclocks.html
2
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集成
电路
系统公司
ICS87973I-147
L
OW
S
KEW
, 1-
TO
-12
LVCMOS / LVTTL
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
NMR / OE
S
IMPLIFIED
B
LOCK
D
IAGRAM
FSEL_A [0：1 ]
CLK
NCLK
CLK0
CLK1
CLK_SEL
REF_SEL
Ext_FB
÷2
0
1
÷1
1
1
0
1
VCO
ANGE
240MHz的 - 500MHz的
0
0
PLL
2
FSEL_
A1 A0
0 0
0 1
1 0
1 1
QAx
÷4
÷6
÷8
÷12
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QA0
QA1
QA2
QA3
FSEL_B [0：1 ]
2
VCO_SEL
PLL_SEL
FSEL_
B1 B0
0 0
0 1
1 0
1 1
QBX
÷4
÷6
÷8
÷10
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QB0
QB1
QB2
QB3
FSEL_C [0：1 ]
2
FSEL_
C1 C0
0 0
0 1
1 0
1 1
QCX
÷2
÷4
÷6
÷8
QC0
SYNC
FRZ
QC1
QC2
QC3
0
SYNC
FRZ
SYNC
FRZ
1
INV_CLK
FSEL_FB [0： 2]
3
FSEL_
FB2 FB1 FB0 QFB
0
0
0
÷4
0
0
1
÷6
0
1
0
÷8
0
1
1 ÷10
1
0
0
÷8
1
0
1 ÷12
1
1
0 ÷16
1
1
1 ÷20
Frz_Clk
Frz_Data
O
安输出
D
ISABLE
C
IRCUITRY
SYNC
FRZ
QFB
QSYNC
87973DYI-147
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3
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L
OW
S
KEW
, 1-
TO
-12
LVCMOS / LVTTL
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
TYPE
描述
电源接地。
主复位和输出使能。当高，使输出。当
低电平，复位输出三态，复位输出鸿沟circuitr年。
启用和禁用所有输出。 LVCMOS / LVTTL接口电平。
时钟输入冻结circuitr年。 LVCMOS / LVTTL接口电平。
配置数据输入冻结circuitr年。
LVCMOS / LVTTL接口电平。
选择引脚控制反馈分频值。
LVCMOS / LVTTL接口电平。
锁相环和基准时钟之间进行选择的输入到输出
分频器。当HIGH ，选择PLL 。当低，绕过PLL 。
LVCMOS / LVTTL接口电平。
CLK0或CLK1和CLK， NCLK输入端之间进行选择。
当HIGH ，选择CLK ， NCLK 。当低，选择CLK0或CLK1 。
LVCMOS / LVTTL接口电平。
时钟选择输入。 CLK0和CLK1为鉴相器之间进行选择
参考。当低，选择CLK0 。当HIGH ，选择CLK1 。
LVCMOS / LVTTL接口电平。
参考时钟输入。 LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。 V
DD
/ 2时默认悬空。
模拟电源引脚。
上拉
INVER泰德时钟选择QC2和QC3输出。
LVCMOS / LVTTL接口电平。
电源接地。
C银行的时钟输出。 7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚。
上拉
选择引脚， C银行的输出。 LVCMOS / LVTTL接口电平。
同步输出，银行A和银行C.请参考图1 ，
时序图。 LVCMOS / LVTTL接口电平。
核心供电引脚。
反馈时钟输出。 LVCMOS / LVTTL接口电平。
上拉
扩展反馈。 LVCMOS / LVTTL接口电平。
B银行的时钟outputs.7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
上拉
上拉
选择引脚， B银行的输出。 LVCMOS / LVTTL接口电平。
选择引脚银行A输出。 LVCMOS / LVTTL接口电平。
银行时钟outputs.7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
选择VCO。当HIGH ，选择VCO ÷ 1 。
当低，选择VCO ÷ 2 LVCMOS / LVTTL接口电平。
REV 。一个2003年8月26日
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5, 26, 27
名字
GNDI
NMR / OE
Frz_Clk
Frz_Data
FSEL_FB2,
FSEL_FB1,
FSEL_FB0
PLL_SEL
动力
输入
输入
输入
输入
上拉
上拉
上拉
上拉
6
输入
上拉
7
REF_SEL
输入
上拉
8
9, 10
11
12
13
14
15, 24, 30,
35, 39, 47, 51
16, 18,
21, 23
17, 22, 33,
37, 45, 49
19, 20
25
28
29
31
32, 34,
36, 38
40, 41
42, 43
44, 46,
48, 50
52
CLK_SEL
CLK0,
CLK1
CLK
NCLK
V
DDA
INV_CLK
GNDO
QC3 ， QC2 ，
QC1 ， QC0
V
DDO
FSEL_C1,
FSEL_C0
QSYNC
V
DD
QFB
Ext_FB
QB3 ， QB2 ，
QB1 ， QB0
FSEL_B1,
FSEL_B0
FSEL_A1,
FSEL_A0
QA3 ， QA2 ，
QA1 ， QA0
VCO_SEL
输入
输入
输入
输入
动力
输入
动力
产量
动力
输入
产量
动力
产量
输入
产量
输入
输入
产量
输入
上拉
上拉
上拉
上拉
注意：
上拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
87973DYI-147
www.icst.com/products/hiperclocks.html
4
集成
电路
系统公司
ICS87973I-147
L
OW
S
KEW
, 1-
TO
-12
LVCMOS / LVTTL
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
测试条件
最低
典型
4
51
V
DD
, V
DDA
, V
DDO
= 3.465V
5
7
18
12
最大
单位
pF
K
pF
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
,
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉/下拉电阻
功率耗散电容
（每路输出）
输出阻抗
T
ABLE
3A 。
安输出
B
ANK
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
FSEL_A1
0
0
1
1
FSEL_A0
0
1
0
1
输出
QA
÷4
÷6
÷8
÷12
0
0
1
1
输入
FSEL_B1
FSEL_B0
0
1
0
1
输出
QB
÷4
÷6
÷8
÷10
0
0
1
1
输入
FSEL_C1
FSEL_C0
0
1
0
1
输出
QC
÷2
÷4
÷6
÷8
T
ABLE
3B 。 F
EEDBACK
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
FSEL_FB2
0
0
0
0
1
1
1
1
FSEL_FB1
0
0
1
1
0
0
1
1
FSEL_FB0
0
1
0
1
0
1
0
1
输出
QFB
÷4
÷6
÷8
÷10
÷8
÷12
÷16
÷20
T
ABLE
3C. C
ONTROL
I
NPUT
S
ELECT
F
油膏
T
ABLE
控制引脚
VCO_SEL
REF_SEL
CLK_SEL
PLL_SEL
NMR / OE
INV_CLK
逻辑0
VCO/2
CLK0或CLK1
CLK0
旁路PLL
主复位/输出嗨
非铟（Inver）泰德QC2 ， QC3
逻辑1
VCO
CLK ， NCLK
CLK1
启用PLL
启用输出
INVER泰德QC2 ， QC3
87973DYI-147
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5
REV 。一个2003年8月26日
QQ：2881677436 复制
