初步
集成
电路
系统公司
ICS87949-01
L
OW
S
KEW
÷1, ÷2
C
LOCK
G
enerator
G
ENERAL
D
ESCRIPTION
该ICS87949-01是一种低歪斜， ÷ 1 ， ÷ 2时钟
发生器和HiPerClockS的成员??
HiPerClockS
家族高性能时钟解决方案
ICS 。该ICS87949-01具有可选择单
端时钟或LVPECL时钟输入。单
端时钟输入接受LVCMOS或LVTTL输入电平。
在PCLK ， nPCLK对可以接受LVPECL ， CML ，或SSTL
输入电平。低阻抗LVCMOS输出是否变形
签约驱动50Ω串联或并联终止transmis-
锡永线。有效的扇出可以从15增加到
30利用输出来驱动两个串联的能力
终止线。
F
EATURES
15个单端LVCMOS输出， 7Ω典型输出
阻抗
可选的LVCMOS或LVPECL时钟输入
CLK0和CLK1可以接受以下的输入电平：
LVCMOS和LVTTL
PCLK ， nPCLK支持以下输入类型：
LVPECL ， CML ， SSTL
最大输入频率： 250MHz的
输出偏斜： 200PS （最大值）
部件到部件歪斜：为500ps （典型值）
多频率偏移： 350ps （最大）
3.3V输入，输出可以是3.3V或2.5V电源模式
0 ° C至70 ° C的环境工作温度
可根据要求提供工业级温度信息
功能兼容的MPC949在更小的占位面积
需要更少的电路板空间
,&6
除法选择输入， DIV_SELx ，控制输出频率
每家银行的。该输出可以被利用在÷ 1 ÷2或
结合÷ 1 ÷ 2种模式。主复位输入， MR /
NOE ，复位内部分频器，也控制
所有输出的有功和高阻抗状态。
该ICS87949-01的特点是在3.3V核心/ 3.3V输出和
3.3V核心/ 2.5V输出。担保的银行，输出和部分用于─
部分偏移特性使ICS87949-01适合那些
时钟分配的应用要求明确perfor-
曼斯和可重复性。
B
LOCK
D
IAGRAM
CLK_SEL
CLK0
CLK1
PCLK
NPCLK
PCLK_SEL
1
DIV_SELA
0
QB0 - QB2
1
DIV_SELB
0
QC0 - QC3
1
DIV_SELC
0
QD0 - QD5
1
DIV_SELD
MR / NOE
0
0
1
1
÷1
÷2
R
0
QA0 - QA1
P
IN
A
SSIGNMENT
GND
GND
GND
GND
V
DDB
V
DDA
V
DDB
QA0
QA1
QB0
QB1
QB2
48 47 46 45 44 43 42 41 40 39 38 37
MR / NOE
CLK_SEL
V
DD
CLK0
CLK1
PCLK
NPCLK
PCLK_SEL
DIV_SELA
DIV_SELB
DIV_SELC
DIV_SELD
1
2
3
4
5
6
7
8
9
10
11
12
13 14 15 16 17 18 19 20 21 22 23 24
GND
GND
QD0
V
DDD
QD1
GND
QD2
V
DDD
QD3
GND
QD4
V
DDD
36
35
34
33
32
31
30
29
28
27
26
25
nc
GND
QC0
V
DDC
QC1
GND
QC2
V
DDC
QC3
GND
GND
QD5
ICS87949-01
48引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
87949AY-01
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电路
系统公司
ICS87949-01
L
OW
S
KEW
÷1, ÷2
C
LOCK
G
enerator
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4, 5
6
7
8
9
10
11
12
13, 14, 18,
22, 26, 27,
31, 35, 39,
43, 44, 48
15, 17,
19, 21,
23, 25
16, 20, 24,
28, 30,
32, 34
29, 33
36
37, 41
38, 40,
42
45, 47
46
名字
MR / NOE
CLK_SEL
V
DD
CLK0 ， CLK1
PCLK
NPCLK
PCLK_SEL
DIV_SELA
DIV_SELB
DIV_SELC
DIV_SELD
输入
输入
动力
输入
输入
输入
输入
输入
输入
输入
输入
TYPE
描述
主复位和输出使能。复位输出三态。
下拉
启用和禁用所有输出。 LVCMOS接口电平。
时钟选择输入。当HIGH ，选择CLK1 。当低，
下拉
选择CLK0 。 LVCMOS / LVTTL接口电平。
正电源引脚。连接到3.3V 。
上拉
上拉
LVCMOS / LVTTL时钟输入。
INVER婷差动LVPECL时钟输入。
对于银行A输出。
对于银行B输出。
对于C银行的输出。
对于组D输出。
下拉非INVER婷差动LVPECL时钟输入。
下拉PCLK选择输入。
控制分频
下拉
LVCMOS接口电平。
控制分频
下拉
LVCMOS接口电平。
控制分频
下拉
LVCMOS接口电平。
控制分频
下拉
LVCMOS接口电平。
GND
QD0 ， QD1 ，
QD2 ， QD 3 ，
QD4 ， QD5
V
DDD
QC3 ， QC2 ，
QC1 ， QC0
V
DDC
nc
V
DDB
QB2 ， QB1 ，
QB0
QA1 ， QA0
V
DDA
动力
电源接地。连接到地面。
产量
动力
产量
动力
未使用
动力
产量
产量
动力
组D输出。 LVCMOS接口电平。
7Ω典型的输出阻抗。
正电源引脚组D输出。连接到3.3V或2.5V 。
C银行输出。 LVCMOS接口电平。
7Ω典型的输出阻抗。
正电源引脚C银行的输出。连接到3.3V或2.5V 。
无连接。
正电源引脚银行B输出。连接到3.3V或2.5V 。
B银行的输出。 LVCMOS接口电平。
7Ω典型的输出阻抗。
银行A输出。 LVCMOS接口电平。
7Ω典型的输出阻抗。
正电源引脚银行A输出。连接到3.3V或2.5V 。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
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L
OW
S
KEW
÷1, ÷2
C
LOCK
G
enerator
最大
4
单位
pF
K
K
pF
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容（每路输出）
输出阻抗
V
DD
,
*V
DDX
= 3.465V
51
51
待定
7
测试条件
最小典型
*
注： V
DDX
表示V
DDA
, V
DDB
, V
DDC
, V
DDD
.
T
ABLE
3. F
油膏
T
ABLE
MR / NOE
1
0
0
0
0
0
0
0
0
DIV_SELA
X
0
1
X
X
X
X
X
X
输入
DIV_SELB
X
X
X
0
1
X
X
X
X
DIV_SELC
X
X
X
X
X
0
1
X
X
DIV_SELD
X
X
X
X
X
X
X
0
1
QA0 - QA1
喜
fIN/1
fIN/2
活跃
活跃
活跃
活跃
活跃
活跃
输出
QB0 - QB2 QC0 - QC3
喜
喜
活跃
活跃
活跃
活跃
fIN/1
活跃
fIN/2
活跃
活跃
fIN/1
活跃
fIN/2
活跃
活跃
活跃
活跃
QD0 - QD5
喜
活跃
活跃
活跃
活跃
活跃
活跃
fIN/1
fIN/2
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ICS87949-01
L
OW
S
KEW
÷1, ÷2
C
LOCK
G
enerator
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DDX
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
4.6V
-0.5V到V
DD
+ 0.5V
-0.5V到V
DD
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
超出上述绝对最大额定值强调可能会造成永久性损坏设备。这些评级
只强调规范。产品在这些条件或超出所列任何条件的功能操作
该
DC特性
or
AC特性
是不是暗示。暴露在绝对最大额定值条件下工作
期间可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DD
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
X
符号
参数
V
DD
正电源电压
输出电源电压
*V
DDX
核心供电电流
I
DD
输出电源电流
**
I
DDX
*V
DDX
表示V
DDA
, V
DDB
, V
DDC
, V
DDD
.
**
I
DDX
表示我
DDA
, I
DDB
, I
DDC
, I
DDD
.
测试条件
最低
3.135
3.135
典型
3.3
3.3
50
14
最大
3.465
3.465
单位
V
V
mA
mA
T
ABLE
4B 。 LVCMOS DC
极特
,
V
DD
= V
DD
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
X
符号
参数
DIV_SELA ， DIV_SELB ，
DIV_SELC ， DIV_SELD ，
CLK_SEL ， PCLK_SEL ，
MR / NOE
CLK0 ， CLK1
DIV_SELA ， DIV_SELB ，
DIV_SELC ， DIV_SELD ，
CLK_SEL ， PCLK_SEL ，
MR / NOE
CLK0 ， CLK1
DIV_SELA ， DIV_SELB ，
DIV_SELC ， DIV_SELD ，
CLK_SEL ， PCLK_SEL ，
MR / NOE
CLK0 ， CLK1
DIV_SELA ， DIV_SELB ，
DIV_SELC ， DIV_SELD ，
CLK_SEL ， PCLK_SEL ，
MR / NOE
CLK0 ， CLK1
测试条件
最低
2
2
-0.3
-0.3
典型
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
150
5
单位
V
V
V
V
A
A
A
A
V
V
IH
输入
高压
V
IL
输入
低电压
I
IH
输入
HIGH CURRENT
*V
DDX
= V
IN
= 3.465V
*V
DDX
= V
IN
= 3.465V
*V
DDX
= 3.465V, V
IN
= 0V
*V
DDX
= 3.465V, V
IN
= 0V
-5
-150
2.6
I
IL
输入
低电流
V
OH
V
OL
I
OZL
输出高电压;注1
输出低电压;注1
输出三态电流低
0.5
待定
待定
V
V
V
三态输出电流高
I
OZH
注1 ：输出端接50
到V
DDX
/ 2 。请参见第8页，图1A ， 3.3V输出负载测试电路。
*
注： V
DDX
表示V
DD
, V
DDA
, V
DDB
, V
DDC
, V
DDD
.
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ICS87949-01
L
OW
S
KEW
÷1, ÷2
C
LOCK
G
enerator
最大
150
5
单位
A
A
A
A
1
V
DD
V
V
T
ABLE
4C 。 LVPECL DC
极特
,
V
DD
= V
DD
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
X
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
PCLK
NPCLK
PCLK
NPCLK
测试条件
*V
DDX
= V
IN
= 3.465V
*V
DDX
= V
IN
= 3.465V
*V
DDX
= 3.465V, V
IN
= 0V
*V
DDX
= 3.465V, V
IN
= 0V
最低
典型
-5
-150
0.3
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
GND + 1.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用
,
最大输入电压为PCLK和nPCLK为V
DD
+ 0.3V.
注意：
*V
DDX
表示V
DD
, V
DDA
, V
DDB
, V
DDC
, V
DDD
.
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DD
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
X
符号
f
最大
tp
LH
tp
HL
参数
输入频率
传播延迟，
从低到高;注1
传播延迟，
前高后低;注1
银行倾斜;注2 ，第7
输出偏斜;注3 ，第7
多频偏移;
注4 ，第7
帕吨至帕吨倾斜;注5 ，第7
输出上升时间;注6：
输出下降时间;注6：
输出占空比
输出使能时间;注6
测试条件
f
≤
250MHz
f
≤
250MHz
测量上升沿V
DDX
/2
测量上升沿V
DDX
/2
测量上升沿V
DDX
/2
测量上升沿V
DDX
/2
20 ％至80％
20 ％至80％
F = 10MHz时
最低
典型
最大
250
单位
兆赫
ns
ns
3.5
3.5
100
200
350
500
700
700
50
t
SK （ B）
t
SK （ O）
t
水库（ w）的
t
SK （PP）的
t
R
t
F
ODC
t
EN
ps
ps
ps
ps
ps
ps
%
ns
ns
输出禁止时间;注6
F = 10MHz时
t
DIS
所有测量参数在250MHz时，除非另有说明。
注1 ：从V测
DD
输入到V / 2的
DDX
输出的/ 2 。
注2 ：在相同的电源电压，并以同样的负载条件定义为扭曲的产出银行内。
注3 ：定义为输出偏斜跨银行在相同的电源电压，并以同样的负载条件。
测量V
DDX
/2.
注4 ：定义了在不同频率下具有相同的电源电压工作的输出作为扭斜对面银行
与同等负载条件。
（注5） ：定义为偏移在不同的设备输出端在相同的电源电压工作，并间
以同样的负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDX
/2.
注6 ：这些参数由特性保证。在生产中测试。
注7 ：该参数定义符合JEDEC标准65 。
87949AY-01
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5
REV 。一2002年1月2日
QQ：2880707522 复制
