初步
集成
电路
系统公司
L
OW
S
KEW
÷1, ÷2
LVPECL-
TO
-LVCMOS / LVTTL
LOCK
G
enerator
F
EATURES
10个单端LVCMOS输出， 7Ω典型输出
阻抗
LVPECL时钟输入对
PCLK ， nPCLK支持以下的输入电平：
LVPECL ， CML ， SSTL
最大输入频率： 250MHz的
输出偏斜： 200PS （最大值）
部件到部件歪斜：为500ps （典型值）
多频率偏移： 350ps （最大）
3.3V输入，输出可以是3.3V或2.5V电源模式
0 ° C至70 ° C的环境工作温度
可根据要求提供工业级温度信息
ICS87946-01
G
ENERAL
D
ESCRIPTION
该ICS87946-01是一种低歪斜， ÷ 1 ， ÷ 2时钟
发生器和HiPerClockS的成员??
HiPerClockS
家族高性能时钟解决方案
ICS 。该ICS87946-01有一个LVPECL时钟
输入对。在PCLK ， nPCLK对可以接受
LVPECL ， CML ，或SSTL输入电平。低阻抗
LVCMOS输出设计用于驱动50Ω串联或并联
端接的传输线。有效的扇出可以IN-
通过利用输出的能力从10折痕20
驱动两个串联端接线路。
,&6
除法选择输入， DIV_SELx ，控制输出频率
昆西各银行。该输出可以被利用在÷ 1 ，
÷ 2或÷ 1 ÷2模式的组合。主复位
输入MR / NOE ，复位内部分频器，也
控制所有的输出的有功和高阻抗状态。
该ICS87946-01的特点是在3.3V核心/ 3.3V输出
和3.3V核心/ 2.5V输出。担保的银行，产量和兼职
对部分偏移特性使ICS87946-01理想
这些时钟分配的应用要求明确
性能和可重复性。
B
LOCK
D
IAGRAM
P
IN
A
SSIGNMENT
MR / NOE
GND
GND
V
DDA
V
DDA
QA0
QA1
QA2
PCLK
NPCLK
DIV_SELA
÷1
÷2
0
QA0 - QA2
1
nc
0
QB0 - QB2
1
V
DD
PCLK
NPCLK
DIV_SELA
0
QC0 - QC3
1
DIV_SELB
DIV_SELC
GND
1
2
3
4
5
6
7
8
32 31 30 29 28 27 26 25
24
23
22
GND
QB0
V
DDB
QB1
GND
QB2
V
DDB
V
DDC
DIV_SELB
ICS87946-01
21
20
19
18
17
DIV_SELC
MR / NOE
9 10 11 12 13 14 15 16
V
DDC
QC0
GND
QC1
V
DDC
QC2
GND
QC3
32引脚LQFP
采用7mm x 7mm X 1.4毫米
Y封装
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
87946AY-01
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L
OW
S
KEW
÷1, ÷2
LVPECL-
TO
-LVCMOS / LVTTL
LOCK
G
enerator
TYPE
未使用
动力
输入
输入
输入
输入
输入
动力
动力
产量
上拉
描述
无连接。
正电源引脚。连接到3.3V 。
下拉非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
控制频分银行A输出。
下拉
LVCMOS接口电平。
控制分频的银行B输出。
下拉
LVCMOS接口电平。
控制分频为C银行的输出。
下拉
LVCMOS接口电平。
电源接地。连接到地面。
正电源引脚C银行的输出。连接到3.3V或2.5V 。
ICS87946-01
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8, 11, 15,
20, 24, 27,
31
9, 13, 17
10, 12,
14, 16
18, 22
名字
nc
V
DD
PCLK
NPCLK
DIV_SELA
DIV_SELB
DIV_SELC
GND
V
DDC
QC0 ， QC1 ，
QC2 ， QC3
V
DDB
QB2 ， QB1 ，
QB0
V
DDA
QA2 ， QA1 ，
QA02,
C银行输出。 LVCMOS接口电平。
7Ω典型的输出阻抗。
动力
正电源引脚银行B输出。连接到3.3V或2.5V 。
B银行的输出。 LVCMOS接口电平。
19, 21, 23
产量
7Ω典型的输出阻抗。
25, 29
动力
正电源引脚银行A输出。连接到3.3V或2.5V 。
26, 28,
银行A输出。 LVCMOS接口电平。
产量
30
7Ω典型的输出阻抗。
主复位和输出使能。复位输出三态。
32
MR / NOE
输入
下拉
启用和禁用所有输出。 LVCMOS接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容（每路输出）
输出阻抗
V
DD
,
*V
DDX
= 3.465V
51
51
待定
7
测试条件
最小典型
最大
4
单位
pF
K
K
pF
*
注： V
DDX
表示V
DDA
, V
DDB
, V
DDC
.
T
ABLE
3. F
油膏
T
ABLE
MR / NOE
1
0
0
0
0
0
0
87946AY-01
输入
DIV_SELA
DIV_SELB
X
X
0
X
1
X
X
0
X
1
X
X
X
X
DIV_SELC
X
X
X
X
X
0
1
QA0 - QA2
喜
fIN/1
fIN/2
活跃
活跃
活跃
活跃
输出
QB0 - QB2
喜
活跃
活跃
fIN/1
fIN/2
活跃
活跃
QC0 - QC3
喜
活跃
活跃
活跃
活跃
fIN/1
fIN/2
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OW
S
KEW
÷1, ÷2
LVPECL-
TO
-LVCMOS / LVTTL
LOCK
G
enerator
4.6V
-0.5V到V
DD
+ 0.5V
-0.5V到V
DDX
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
ICS87946-01
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DDX
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
超出上述绝对最大额定值强调可能会造成永久性损坏设备。这些评级
只强调规范。产品在这些条件或超出所列任何条件的功能操作
该
DC特性
or
AC特性
是不是暗示。暴露在绝对最大额定值条件下工作
期间可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DD
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
X
符号
参数
V
DD
正电源电压
输出电源电压
*V
DDX
核心供电电流
I
DD
输出电源电流
**
I
DDX
*V
DDX
表示V
DDA
, V
DDB
, V
DDC
.
**
I
DDX
表示我
DDA
, I
DDB
, I
DDC
.
测试条件
最低
3.135
3.135
典型
3.3
3.3
41
8
最大
3.465
3.465
单位
V
V
mA
mA
T
ABLE
4B 。 LVCMOS DC
极特
,
V
DD
= V
DD
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
X
符号
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
I
OZL
I
OZH
参数
输入高电压
输入低电压
输入
DIV_SELA ， DIV_SELB ，
HIGH CURRENT
DIV_SELC ， MR / NOE
输入
DIV_SELA ， DIV_SELB ，
低电流
DIV_SELC ， MR / NOE
输出高电压;注1
输出低电压;注1
输出三态电流低
三态输出电流高
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
单位
V
V
A
A
V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
-5
2.6
0.5
待定
待定
V
V
V
注1 ：输出端接50
到V
DDX
/ 2 。见第7页，图1A ， 3.3V输出负载测试电路。
T
ABLE
4C 。 LVPECL DC
极特
,
V
DD
= V
DD
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
X
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
PCLK
NPCLK
PCLK
NPCLK
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
最低
典型
最大
150
5
单位
A
A
A
A
-5
-150
0.3
1
V
DD
峰 - 峰值输入电压
V
V
共模输入电压;注： 1 ， 2
GND + 1.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用
,
最大输入电压为PCLK和nPCLK为V
DD
+ 0.3V.
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KEW
÷1, ÷2
LVPECL-
TO
-LVCMOS / LVTTL
LOCK
G
enerator
X
ICS87946-01
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DD
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
最大
tp
LH
tp
HL
参数
输入频率
传播延迟，
从低到高;注1
传播延迟，
前高后低;注1
银行倾斜;注2 ，第7
输出偏斜;注3 ，第7
多频偏移;
注4 ，第7
帕吨至帕吨倾斜;注5 ，第7
输出上升时间;注6：
输出下降时间;注6：
测试条件
f
≤
250MHz
f
≤
250MHz
测量上升沿V
DDX
/2
测量上升沿V
DDX
/2
测量上升沿V
DDX
/2
测量上升沿V
DDX
/2
20 ％至80％
20 ％至80％
500
700
700
最低
典型
最大
250
3.2
3.2
100
200
350
单位
兆赫
ns
ns
ps
ps
ps
ps
ps
ps
%
ns
ns
t
SK （ B）
t
SK （ O）
t
水库（ w）的
t
SK （PP）的
t
R
t
F
ODC
输出占空比
50
输出使能时间;
F = 10MHz时
t
EN
注6
输出禁止时间;
F = 10MHz时
t
DIS
注6
所有测量参数在250MHz时，除非另有说明。
注1 ：从V测
DD
输入到V / 2的
DDX
输出的/ 2 。
注2 ：在相同的电源电压，并以同样的负载条件定义为扭曲的产出银行内。
注3 ：定义为输出偏斜跨银行在相同的电源电压，并以同样的负载条件。
测量V
DDX
/2.
注4 ：定义了在不同频率下具有相同的电源电压工作的输出作为扭斜对面银行
与同等负载条件。
（注5） ：定义为偏移在不同的设备输出端在相同的电源电压工作，并间
以同样的负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDX
/2.
注6 ：这些参数由特性保证。在生产中测试。
注7 ：该参数定义符合JEDEC标准65 。
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÷1, ÷2
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LOCK
G
enerator
X
ICS87946-01
T
ABLE
4D 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V±5%, V
DD
= 2.5V ±5％ ，T
A
= 0°C
TO
70°C
符号
参数
V
DD
正电源电压
输出电源电压
*V
DDX
核心供电电流
I
DD
输出电源电流
**
I
DDX
*V
DDX
表示V
DDA
, V
DDB
, V
DDC
.
**
I
DDX
表示我
DDA
, I
DDB
, I
DDC
.
测试条件
最低
3.135
2.375
典型
3.3
2.5
41
8
最大
3.465
2.625
单位
V
V
mA
mA
T
ABLE
4E 。 LVCMOS DC
极特
,
V
DD
= 3.3V±5%, V
DD
= 2.5V ±5％ ，T
A
= 0°C
TO
70°C
X
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入低电压
DIV_SELA ， DIV_SELB ，
输入
DIV_SELC ， CLK_SEL ，
HIGH CURRENT
NMR / OE
DIV_SELA ， DIV_SELB ，
输入
DIV_SELC ， CLK_SEL ，
低电流
NMR / OE
输出高电压;注1
输出低电压;注1
输出三态电流低
三态输出电流高
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
单位
V
V
A
V
DD
= V
IN
= 3.465V
I
IL
V
OH
V
OL
I
OZL
I
OZH
V
DD
= 3.465V, V
IN
= 0V
-5
1.8
0.5
待定
待定
A
V
V
V
V
注1 ：输出端接50
到V
DDX
/ 2 。请参阅第7页，图1B ， 3.3V / 2.5V输出负载测试电路。
T
ABLE
4F 。 LVPECL DC
极特
,
V
DD
= V
DD
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
X
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
PCLK
NPCLK
PCLK
NPCLK
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
最低
典型
最大
150
5
单位
A
A
A
A
-5
-150
0.3
1
V
DD
峰 - 峰值输入电压
V
V
共模输入电压;注： 1 ， 2
GND + 1.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用
,
最大输入电压为PCLK和nPCLK为V
DD
+ 0.3V.
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QQ：2880707522 复制
