集成
电路
系统公司
ICS8745B
1:5 D
。微分
-
TO
-LVDS
Z
ERO
D
ELAY
C
LOCK
G
enerator
F
EATURES
旨在满足输出5差分LVDS
或超过ANSI TIA / EIA -644的要求
可选的差分时钟输入
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
输出频率范围： 31.25MHz到700MHz的
输入频率范围： 31.25MHz到700MHz的
VCO范围： 250MHz的700MHz的到
对于“零延迟”时钟再生外部反馈
具有可配置频率
可编程分频器允许下面的输出到输入
频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8
周期到周期抖动： 30PS （最大值）
输出偏斜： 35ps （最大）
静态相位偏移： 25PS ±精度为125ps
3.3V电源电压
0 ° C至70 ° C的环境工作温度
无铅封装，完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS8745B是一种用途极广的1 ： 5 LVDS时钟
发生器和HiPerClockS的成员??
HiPerClockS
家族高性能时钟解决方案
ICS 。该ICS8745B有一个完全集成的PLL
并且可配置为零延迟缓冲器，多
钳子或除法器，并且具有31.25MHz的输出频率范围
达到700MHz 。参考分频器，反馈分频器和
输出分频器各自可编程的，从而允许
下面输出到输入频率比：8：1 ， 4 ：1,2 ：1,1 ：1，
1： 2,1： 4,1： 8 。外部反馈可以使器件实现
输入时钟和输出时钟之间的“零延迟” 。
该PLL_SEL引脚可被用来绕过PLL系统
测试和调试的目的。在旁路模式中，参考时钟
被路由周围PLL和到内部输出分频器。
ICS
B
LOCK
D
IAGRAM
PLL_SEL
÷1, ÷2, ÷4, ÷8,
÷16, ÷32
,
÷64
0
1
CLK1
nCLK1
CLK_SEL
FB_IN
nFB_IN
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
1
0
P
IN
A
SSIGNMENT
Q0
nQ0
V
DD
PLL_SEL
SEL3
GND
V
DDO
V
DDA
nQ4
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
CLK0
nCLK0
32 31 30 29 28 27 26 25
SEL0
SEL1
CLK0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
V
DD
nFB_IN
FB_IN
SEL2
GND
nQ0
Q0
V
DDO
24
23
22
Q3
nQ3
V
DDO
Q2
nQ2
GND
Q1
nQ1
PLL
Q4
nQ4
nCLK0
CLK1
nCLK1
CLK_SEL
MR
ICS8745B
21
20
19
18
17
SEL0
SEL1
SEL2
SEL3
MR
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
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1
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8745BY
集成
电路
系统公司
ICS8745B
1:5 D
。微分
-
TO
-LVDS
Z
ERO
D
ELAY
C
LOCK
G
enerator
TYPE
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
名字
SEL0
SEL1
CLK0
nCLK0
CLK1
NCLK 1
CLK_SEL
输入
输入
输入
输入
输入
输入
输入
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
下拉非INVER婷差分时钟输入。
上拉
上拉
INVER婷差分时钟输入。
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
时钟选择输入。当HIGH ，选择CLK1 ， nCLK1 。
下拉
当低，选择CLK0 ， nCLK0 。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分频器复位
造成真正的输出QX走低， INVER泰德输出nQx去
下拉
高。当逻辑低电平时，内部分隔和输出被使能。
LVCMOS / LVTTL接口电平。
核心供电引脚。
上拉
反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
电源接地。
差分输出对。 LVDS接口的水平。
输出电源引脚。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
模拟电源引脚。
锁相环和基准时钟作为输入到分频器之间进行选择。
当低，选择的参考时钟。 LVCMOS / LVTTL接口电平。
8
9, 32
10
11
12
13, 19, 25
14, 15
16, 22, 28
17, 18
20, 21
23, 24
26, 27
29
30
31
MR
V
DD
nFB_IN
FB_IN
SEL2
GND
nQ0 ， Q0
V
DDO
NQ1 ， Q1
NQ2 ， Q2
nQ3 ， Q3
nQ4 ， Q4
SEL3
V
DDA
PLL_SEL
输入
动力
输入
输入
输入
动力
产量
动力
产量
产量
产量
产量
输入
动力
输入
上拉
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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电路
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ICS8745B
1:5 D
。微分
-
TO
-LVDS
Z
ERO
D
ELAY
C
LOCK
G
enerator
输出
PLL_SEL = 1
PLL使能模式
Q0 ： Q4 ， nQ0 ： nQ4
÷1
÷1
÷1
÷1
÷2
÷2
÷2
÷4
÷4
÷8
x2
x2
x2
x4
x4
x8
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SEL0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
参考频率范围（MHz ） *
250 - 700
125 - 350
62.5 - 175
31.25 - 87.5
250 - 700
125 - 350
62.5 - 175
250 -700
125 - 350
250 - 700
125 - 350
62.5 - 175
31.25 - 87.5
62.5 - 175
31.25 - 87.5
31.25 - 87.5
*注：以上VCO的频率范围内对所有的配置是250MHz的700MHz的到。
T
ABLE
3B 。 PLL B
YPASS
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
8745BY
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SEL0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
输出
PLL_SEL = 0
PLL旁路模式
Q0 ： Q4 ， nQ0 ： nQ4
÷4
÷4
÷4
÷8
÷8
÷8
÷ 16
÷ 16
÷ 32
÷ 64
÷2
÷2
÷4
÷1
÷2
÷1
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电路
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ICS8745B
1:5 D
。微分
-
TO
-LVDS
Z
ERO
D
ELAY
C
LOCK
G
enerator
4.6V
-0.5V到V
DD
+ 0.5V
10mA
15mA
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
125
17
59
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
V
IH
V
IL
I
IH
输入高电压
输入低电压
输入高电流
CLK_SEL ， MR， SEL0 ，
SEL1，SEL2 ， SEL3
PLL_SEL
CLK_SEL ， MR， SEL0 ，
SEL1，SEL2 ， SEL3
PLL_SEL
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
5
单位
V
V
A
A
A
A
I
IL
输入低电平电流
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
I
IH
I
IL
V
PP
V
CMR
输入
HIGH CURRENT
输入
低电流
CLK0 ， CLK1 ， FB_IN
nCLK0 ， nCLK1 ， nFB_IN
CLK0 ， CLK1 ， FB_IN
nCLK0 ， nCLK1 ， nFB_IN
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
0.15
GND + 0.5
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为CLK0 ， nCLK0和CLK1 ， nCLK1为V
DD
+ 0.3V.
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电路
系统公司
ICS8745B
1:5 D
。微分
-
TO
-LVDS
Z
ERO
D
ELAY
C
LOCK
G
enerator
测试条件
最低
320
1.05
典型
440
0
1.2
最大
550
50
1.35
25
单位
mV
mV
V
mV
T
ABLE
4D 。 LVDS DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
OD
Δ
V
OD
V
OS
Δ
V
OS
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
T
ABLE
5. I
NPUT
F
Characteristic低频
C
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
IN
参数
输入频率
CLK0 ， nCLK0 ，
CLK1 ， nCLK1
测试条件
PLL_SEL = 1
PLL_SEL = 0
最低
31.25
典型
最大
700
700
单位
兆赫
兆赫
T
ABLE
6. AC - C
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
最大
t
PD
参数
输出频率
传播延迟;注1
静态相位偏移;注2： 5
输出偏斜;注3 ， 5
周期到周期抖动;注5 ，第6
相位抖动;注4 ，5，6
输出占空比
PLL锁定时间
46
50
PLL_SEL = 0V ，女
≤
700MHz
PLL_SEL = 3.3V
3.1
-100
3.4
25
测试条件
最低
典型
最大
700
3.7
150
35
30
±52
54
1
700
单位
兆赫
ns
ps
ps
ps
ps
%
ms
ps
t
SK （ ）
t
SK （ O）
t
JIT （ CC ）
t
JIT （
θ)
ODC
t
L
t
R
/ t
F
输出上升/下降时间;注7：
200
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输入的参考时钟和平均的反馈之间的时间差
在所有情况下，当PLL被锁定，输入参考频率的输入信号是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注4 ：相位抖动依赖于所使用的输入源。
注5 ：此参数定义符合JEDEC标准65 。
注6 ：特点为622MHz的VCO频率。
注7：从20％到80 ％的点测得的。通过特性保证。未经生产测试。
8745BY
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5
REV 。 B 2004年12月2日
QQ：2880707522 复制
