初步
集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
F
EATURES
完全集成的PLL
5 LVHSTL与驱动50Ω的输出能力，每
地
的Voh （最大值） = 1.2V
31.25MHz到500MHz的输出频率范围
传播智能再生扩频时钟
差分参考时钟输入端接受任何差
输入信号
·
差分参考时钟输入将接受单端
输入信号的输入端1与电阻器偏置
网
31.25MHz到622MHz的输入频率范围
LVCMOS / LVTTL控制输入
3.3V内核， 1.8V输出工作电源电压
32铅低调的QFP （ LQFP ） ，采用7mm x 7mm X 1.4毫米
包体， 0.8毫米封装引线间距
0 ° C至70 ° C的环境工作温度
可根据要求提供工业温度级版本
G
ENERAL
D
ESCRIPTION
该ICS8725是一种高性能LVHSTL
零延迟缓冲器和的一个部件
HiPerClockS
HiPerClockS 系列高性能的
从ICS时钟解决方案。 VCO工作
在250MHz到500MHz的频率范围内。
利用该输出中的一个作为反馈到PLL输出
频率高达500MHz的可零可再生
延迟相对于所述输入端。双参考时钟输入
支持冗余时钟或多个参考应用。
,&6
B
LOCK
D
IAGRAM
P
IN
A
SSIGNMENT
PLL_SEL
VDDO
VDDA
VDDI
VEE
VEE
nQ4
Q4
DIV_SEL0
DIV_SEL1
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
nQ4
DIV_SEL0
DIV_SEL1
REF_CLK1
nREF_CLK1
REF_CLK2
nREF_CLK2
REF_SEL
MR
1
2
3
4
5
6
7
8
32 31 30 29 28 27 26 25
24
23
22
VDDO
Q3
nQ3
Q2
nQ2
Q1
nQ1
VDDO
REF_CLK1
nREF_CLK1
REF_CLK2
nREF_CLK2
REF_SEL
REF_DIV
FB_IN
nFB_IN
PLL_SEL
MR
0
1
÷8
0
1
PLL
0
1
÷1
÷2
÷4
÷8
ICS8725
21
20
19
18
17
9 10 11 12 13 14 15 16
VDDI
nFB_IN
FB_IN
REF_DIV
VEE
nQ0
Q0
VDDO
32引脚LQFP
Y封装
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
8725
www.icst.com/products/hiperclocks.html
1
REV 。一个2001年3月5日
初步
集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
TYPE
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8
9
10
11
12
13, 28,
29
14, 15
16. 17,
24, 25
18, 19
20, 21
22, 23
26, 27
30
31
32
名字
DIV_SEL0
DIV_SEL1
REF_CLK1
nREF_CLK1
REF_CLK2
nRE2_CLK2
REF_SEL
MR
VDDI
nFB_IN
FB_IN
REF_DIV
VEE
nQ0,
Q0
VDDO
nQ1,
Q1
nQ2,
Q2
nQ3,
Q3
nQ4,
Q4
VDDA
PLL_SEL
VDDI
输入
输入
输入
输入
输入
输入
输入
输入
动力
输入
输入
输入
动力
产量
动力
产量
产量
产量
产量
动力
输入
动力
上拉
决定输出分频值的表3中。
LVCMOS / LVTTL接口电平。
决定输出分频值的表3中。
下拉
LVCMOS / LVTTL接口电平。
下拉非INVER婷差分时钟输入。
上拉
上拉
INVER婷差分时钟输入。
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
差分时钟选择输入。当选择低或REF_CLK2
下拉
nREF_CLK2 。当高选择REF_CLK1或nREF_CLK1 。
分频器复位并确定输出的状态。
下拉
LVCMOS / LVTTL接口电平。
输入和核心供电引脚。连接到3.3V 。
上拉
下拉
接地引脚。连接到地面。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
输出电源引脚。连接到1.8V 。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
PLL电源引脚。连接到3.3V 。
锁相环和基准时钟作为输入之间进行选择
分频器。当选择高PLL 。当低电平选择参考时钟。
LVCMOS / LVTTL接口电平。
输出电源引脚。连接到3.3V 。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉
8725
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2
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初步
集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
测试条件
REF_CLK1,
nREF_CLK1,
REF_CLK2,
nREF_CLK2,
FB_IN ， nFB_IN
DIV_SEL0,
DIV_SEL1,
REF_SEL ，
REF_DIV
PLL_SEL ，MR
最低
典型
最大
单位
T
ABLE
2. P
IN
C
极特
符号
参数
待定
pF
CIN
输入
电容
待定
pF
RPULLUP
RPULLDOWN
输入
上拉电阻
输入
下拉电阻
51
51
K
K
T
ABLE
3. C
ONTROL
I
NPUTS
F
油膏
T
ABLE
DIV_SEL1
0
0
1
1
DIV_SEL0
0
1
0
1
频率（MHz）
最低
250
125
62.5
31.25
最大
250
250
125
62.5
T
ABLE
4.我PLL
NPUT
R
指南
C
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号
FREF
tR
tF
香港贸易发展局
参数
输入参考频率
输入上升时间
输入下降时间
输入参考占空比
测得在20 ％至80 ％分
测得在20 ％至80％的点
待定
测试条件
最低
20
典型
最大
250
待定
待定
待定
单位
兆赫
ns
ns
%
8725
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3
REV 。一个2001年3月5日
初步
集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压
4.6V
输入
-0.5V到VDD + 0.5 V
输出
-0.5V到VDD + 0.5V
工作环境温度0 ℃ 70℃
储存温度
-65 ℃150 ℃的
超出上述绝对最大额定值强调可能会造成永久性损坏设备。这些评级
只有与设备，在这些或超出在列出的任何条件的功能操作压力规格
DC Character-
istics
or
AC特性
是不是暗示。暴露在绝对最大额定值条件下工作会影响产品
可靠性。
T
ABLE
5A 。 P
OWER
S
UPPLY
DC
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号
VDDI
VDDA
VDDO
IEE
参数
输入电源电压
模拟电源电压
输出电源电压
电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
1.8
最大
3.465
3.465
单位
V
V
V
mA
T
ABLE
5B 。
。微分
DC
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号
参数
测试条件
最低
典型
最大
单位
REF_CLK1 ， REF_CLK2 ，
VIN = 3.465V
150
A
FB_IN
IIH
输入高电流
nREF_CLK1 ， nREF_CLK2 ，
VIN = 3.465V
5
A
nFB_IN
REF_CLK1 ， REF_CLK2 ，
VIN = 0V
-5
A
IIL
输入低电平电流FB_IN
nREF1 ， nREF2 ， nFB_IN
VIN = 0V
-150
A
注：对于REF_CLK1 ， nREF_CLK1和REF_CLK2 ， nREF_CLK2输入电平，参见VPP和VCMR在AC特性
表。
T
ABLE
5C 。 LVCMOS DC
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号参数
VIH
输入高电压
DIV_SEL0 ， DIV_SEL1 ，
REF_SEL ， PLL_SEL ，
REF_DIV ，MR
DIV_SEL0 ， DIV_SEL1 ，
REF_SEL ， PLL_SEL ，
REF_DIV ，MR
DIV_SEL0 ， DIV_ SEL1 ，
REF_DIV ， REF_SEL ，MR
PLL_SEL
IIL
输入低电平电流
DIV_SEL0 ， DIV_ SEL1 ，
REF_DIV ， REF_SEL ，MR
PLL_SEL
8725
测试条件
最低
2
典型
最大
3.765
单位
V
VIL
输入低电压
-0.3
VIN = 3.465V
VIN = 3.465V
VIN = 0V
VIN = 0V
-5
-150
0.8
150
5
V
A
A
A
A
IIH
输入高电流
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4
REV 。一个2001年3月5日
初步
集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
测试条件
最低
1.0
典型
最大
1.2
单位
V
V
V
T
ABLE
5D 。 LVHSTL DC
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号
VOH
VOL
参数
输出高电压;注1
输出低电压;注1
0
0.4
40 ％ ×（ VOH - VOL ）
60 ％ ×（ VOH - VOL ）
VOX
输出电压交叉
+ VOL
+ VOL
注1 ：输出端接50
到地面。一端接输出对的功耗为32MW 。
T
ABLE
6. AC - C
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号参数
FMAX
V PP
VCMR
TPLH
的TPH1
最大输出频率
峰 - 峰值输入电压
共模输入电压
传播延迟，
低到高
传播延迟，
HIGH到LOW
REF_CLK1,
PLL参考
nREF_CLK1
零延迟;
REF_CLK2,
注2
nREF_CLK2
输出偏斜;注3
周期到周期抖动
PLL锁定时间
输出上升时间
输出下降时间
输出脉冲宽度
输出使能时间
输出禁止时间
0MHz
≤
f
≤
500MHz
F = 500MHz的
TEN
TDI发动机
待定
待定
tCYCLE/2
-TBD
待定
tCYCLE/2
2.08
F = 500MHz的
F = 500MHz的
PLL_SEL = 0V ，为0MHz
≤
f
≤
500MHz
PLL_SEL = 0V ，为0MHz
≤
f
≤
500MHz
PLL_SEL = 3.3V ， FREF =待定，
FVCO =待定
测量上升沿
VDDO/2
测量上升沿
VDDO/2
待定
待定
待定
待定
ns
ns
测试条件
最低
典型
最大
500
单位
兆赫
t()
-100
待定
100
ps
TSK （ O）
tjit （ CC）
tL
tR
tF
TPW
100
±100
待定
待定
待定
tCYCLE/2
+ TBD
待定
待定
待定
ps
ps
ps
ps
ns
ns
ns
ns
注1 ：在测量的Fmax除非另有说明，所有参数。所有输出端接50
到VDDO / 2 。
注2 ：定义为输入的参考时钟和平均的反馈输入信号之间的时间差
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：定义为输出偏斜跨银行在相同的电源电压，并以同样的负载条件。
注4 ：定义为在相邻的周期之间的信号的周期时间的变化，在相邻的成对的随机样本
的周期。
8725
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5
REV 。一个2001年3月5日
初步
集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
F
EATURES
完全集成的PLL
5 LVHSTL与驱动50Ω的输出能力，每
地
的Voh （最大值） = 1.2V
31.25MHz到500MHz的输出频率范围
传播智能再生扩频时钟
差分参考时钟输入端接受任何差
输入信号
·
差分参考时钟输入将接受单端
输入信号的输入端1与电阻器偏置
网
31.25MHz到622MHz的输入频率范围
LVCMOS / LVTTL控制输入
3.3V内核， 1.8V输出工作电源电压
32铅低调的QFP （ LQFP ） ，采用7mm x 7mm X 1.4毫米
包体， 0.8毫米封装引线间距
0 ° C至70 ° C的环境工作温度
可根据要求提供工业温度级版本
G
ENERAL
D
ESCRIPTION
该ICS8725是一种高性能LVHSTL
零延迟缓冲器和的一个部件
HiPerClockS
HiPerClockS 系列高性能的
从ICS时钟解决方案。 VCO工作
在250MHz到500MHz的频率范围内。
利用该输出中的一个作为反馈到PLL输出
频率高达500MHz的可零可再生
延迟相对于所述输入端。双参考时钟输入
支持冗余时钟或多个参考应用。
,&6
B
LOCK
D
IAGRAM
P
IN
A
SSIGNMENT
PLL_SEL
VDDO
VDDA
VDDI
VEE
VEE
nQ4
Q4
DIV_SEL0
DIV_SEL1
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
nQ4
DIV_SEL0
DIV_SEL1
REF_CLK1
nREF_CLK1
REF_CLK2
nREF_CLK2
REF_SEL
MR
1
2
3
4
5
6
7
8
32 31 30 29 28 27 26 25
24
23
22
VDDO
Q3
nQ3
Q2
nQ2
Q1
nQ1
VDDO
REF_CLK1
nREF_CLK1
REF_CLK2
nREF_CLK2
REF_SEL
REF_DIV
FB_IN
nFB_IN
PLL_SEL
MR
0
1
÷8
0
1
PLL
0
1
÷1
÷2
÷4
÷8
ICS8725
21
20
19
18
17
9 10 11 12 13 14 15 16
VDDI
nFB_IN
FB_IN
REF_DIV
VEE
nQ0
Q0
VDDO
32引脚LQFP
Y封装
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
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1
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集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
TYPE
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8
9
10
11
12
13, 28,
29
14, 15
16. 17,
24, 25
18, 19
20, 21
22, 23
26, 27
30
31
32
名字
DIV_SEL0
DIV_SEL1
REF_CLK1
nREF_CLK1
REF_CLK2
nRE2_CLK2
REF_SEL
MR
VDDI
nFB_IN
FB_IN
REF_DIV
VEE
nQ0,
Q0
VDDO
nQ1,
Q1
nQ2,
Q2
nQ3,
Q3
nQ4,
Q4
VDDA
PLL_SEL
VDDI
输入
输入
输入
输入
输入
输入
输入
输入
动力
输入
输入
输入
动力
产量
动力
产量
产量
产量
产量
动力
输入
动力
上拉
决定输出分频值的表3中。
LVCMOS / LVTTL接口电平。
决定输出分频值的表3中。
下拉
LVCMOS / LVTTL接口电平。
下拉非INVER婷差分时钟输入。
上拉
上拉
INVER婷差分时钟输入。
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
差分时钟选择输入。当选择低或REF_CLK2
下拉
nREF_CLK2 。当高选择REF_CLK1或nREF_CLK1 。
分频器复位并确定输出的状态。
下拉
LVCMOS / LVTTL接口电平。
输入和核心供电引脚。连接到3.3V 。
上拉
下拉
接地引脚。连接到地面。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
输出电源引脚。连接到1.8V 。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
LVHSTL接口电平。
PLL电源引脚。连接到3.3V 。
锁相环和基准时钟作为输入之间进行选择
分频器。当选择高PLL 。当低电平选择参考时钟。
LVCMOS / LVTTL接口电平。
输出电源引脚。连接到3.3V 。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉
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2
REV 。一个2001年3月5日
初步
集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
测试条件
REF_CLK1,
nREF_CLK1,
REF_CLK2,
nREF_CLK2,
FB_IN ， nFB_IN
DIV_SEL0,
DIV_SEL1,
REF_SEL ，
REF_DIV
PLL_SEL ，MR
最低
典型
最大
单位
T
ABLE
2. P
IN
C
极特
符号
参数
待定
pF
CIN
输入
电容
待定
pF
RPULLUP
RPULLDOWN
输入
上拉电阻
输入
下拉电阻
51
51
K
K
T
ABLE
3. C
ONTROL
I
NPUTS
F
油膏
T
ABLE
DIV_SEL1
0
0
1
1
DIV_SEL0
0
1
0
1
频率（MHz）
最低
250
125
62.5
31.25
最大
250
250
125
62.5
T
ABLE
4.我PLL
NPUT
R
指南
C
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号
FREF
tR
tF
香港贸易发展局
参数
输入参考频率
输入上升时间
输入下降时间
输入参考占空比
测得在20 ％至80 ％分
测得在20 ％至80％的点
待定
测试条件
最低
20
典型
最大
250
待定
待定
待定
单位
兆赫
ns
ns
%
8725
www.icst.com/products/hiperclocks.html
3
REV 。一个2001年3月5日
初步
集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压
4.6V
输入
-0.5V到VDD + 0.5 V
输出
-0.5V到VDD + 0.5V
工作环境温度0 ℃ 70℃
储存温度
-65 ℃150 ℃的
超出上述绝对最大额定值强调可能会造成永久性损坏设备。这些评级
只有与设备，在这些或超出在列出的任何条件的功能操作压力规格
DC Character-
istics
or
AC特性
是不是暗示。暴露在绝对最大额定值条件下工作会影响产品
可靠性。
T
ABLE
5A 。 P
OWER
S
UPPLY
DC
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号
VDDI
VDDA
VDDO
IEE
参数
输入电源电压
模拟电源电压
输出电源电压
电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
1.8
最大
3.465
3.465
单位
V
V
V
mA
T
ABLE
5B 。
。微分
DC
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号
参数
测试条件
最低
典型
最大
单位
REF_CLK1 ， REF_CLK2 ，
VIN = 3.465V
150
A
FB_IN
IIH
输入高电流
nREF_CLK1 ， nREF_CLK2 ，
VIN = 3.465V
5
A
nFB_IN
REF_CLK1 ， REF_CLK2 ，
VIN = 0V
-5
A
IIL
输入低电平电流FB_IN
nREF1 ， nREF2 ， nFB_IN
VIN = 0V
-150
A
注：对于REF_CLK1 ， nREF_CLK1和REF_CLK2 ， nREF_CLK2输入电平，参见VPP和VCMR在AC特性
表。
T
ABLE
5C 。 LVCMOS DC
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号参数
VIH
输入高电压
DIV_SEL0 ， DIV_SEL1 ，
REF_SEL ， PLL_SEL ，
REF_DIV ，MR
DIV_SEL0 ， DIV_SEL1 ，
REF_SEL ， PLL_SEL ，
REF_DIV ，MR
DIV_SEL0 ， DIV_ SEL1 ，
REF_DIV ， REF_SEL ，MR
PLL_SEL
IIL
输入低电平电流
DIV_SEL0 ， DIV_ SEL1 ，
REF_DIV ， REF_SEL ，MR
PLL_SEL
8725
测试条件
最低
2
典型
最大
3.765
单位
V
VIL
输入低电压
-0.3
VIN = 3.465V
VIN = 3.465V
VIN = 0V
VIN = 0V
-5
-150
0.8
150
5
V
A
A
A
A
IIH
输入高电流
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4
REV 。一个2001年3月5日
初步
集成
电路
系统公司
ICS8725
1-
TO
-5
D
。微分
-
TO
-LVHSTL
ERO
D
ELAY
B
UFFER
测试条件
最低
1.0
典型
最大
1.2
单位
V
V
V
T
ABLE
5D 。 LVHSTL DC
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号
VOH
VOL
参数
输出高电压;注1
输出低电压;注1
0
0.4
40 ％ ×（ VOH - VOL ）
60 ％ ×（ VOH - VOL ）
VOX
输出电压交叉
+ VOL
+ VOL
注1 ：输出端接50
到地面。一端接输出对的功耗为32MW 。
T
ABLE
6. AC - C
极特
,
VDDI = VDDA = 3.3V ± 5 ％ ， VDDO = 1.8V ± 5 ％ ，T
A
=0°C
TO
70°C
符号参数
FMAX
V PP
VCMR
TPLH
的TPH1
最大输出频率
峰 - 峰值输入电压
共模输入电压
传播延迟，
低到高
传播延迟，
HIGH到LOW
REF_CLK1,
PLL参考
nREF_CLK1
零延迟;
REF_CLK2,
注2
nREF_CLK2
输出偏斜;注3
周期到周期抖动
PLL锁定时间
输出上升时间
输出下降时间
输出脉冲宽度
输出使能时间
输出禁止时间
0MHz
≤
f
≤
500MHz
F = 500MHz的
TEN
TDI发动机
待定
待定
tCYCLE/2
-TBD
待定
tCYCLE/2
2.08
F = 500MHz的
F = 500MHz的
PLL_SEL = 0V ，为0MHz
≤
f
≤
500MHz
PLL_SEL = 0V ，为0MHz
≤
f
≤
500MHz
PLL_SEL = 3.3V ， FREF =待定，
FVCO =待定
测量上升沿
VDDO/2
测量上升沿
VDDO/2
待定
待定
待定
待定
ns
ns
测试条件
最低
典型
最大
500
单位
兆赫
t()
-100
待定
100
ps
TSK （ O）
tjit （ CC）
tL
tR
tF
TPW
100
±100
待定
待定
待定
tCYCLE/2
+ TBD
待定
待定
待定
ps
ps
ps
ps
ns
ns
ns
ns
注1 ：在测量的Fmax除非另有说明，所有参数。所有输出端接50
到VDDO / 2 。
注2 ：定义为输入的参考时钟和平均的反馈输入信号之间的时间差
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：定义为输出偏斜跨银行在相同的电源电压，并以同样的负载条件。
注4 ：定义为在相邻的周期之间的信号的周期时间的变化，在相邻的成对的随机样本
的周期。
8725
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5
REV 。一个2001年3月5日
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