集成
电路
系统公司
ICS8624
L
OW
S
KEW
, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
F
EATURES
完全集成的PLL
5差分HSTL输出
可选的差分CLKX ， nCLKx输入对
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， HSTL ， SSTL ， HCSL
输出频率范围： 31.25MHz到700MHz的
输入频率范围： 31.25MHz到700MHz的
VCO范围： 250MHz的700MHz的到
对于“零延迟”时钟再生外部反馈
周期到周期抖动：为25ps （最大）
输出偏斜：为25ps （最大）
静态相位偏移： ± 100ps的
3.3V内核， 1.8V输出工作电源
0 ° C至70 ° C的环境工作温度
无铅封装
可应要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS8624是一种高性能， 1至5
差分到HSTL零延迟缓冲器和
HiPerClockS
在HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS8624有两个可选的时钟输入对。
在CLK0 ， nCLK0和CLK1 ， nCLK1对可以接受的最
标准的差分输入级。压控振荡器工作在频
昆西范围为250MHz到700MHz的的。利用中的一个
输出作为反馈到PLL ，输出频率达
700MHz的可以具有零延迟相对于再生
的输入。双参考时钟输入，支持冗余时钟
或多个参考应用。
ICS
B
LOCK
D
IAGRAM
Q0
nQ0
PLL_SEL
÷4, ÷8
0
1
1
P
IN
A
SSIGNMENT
PLL_SEL
GND
GND
V
DDO
V
DDA
nQ4
V
DD
Q4
Q1
nQ1
0
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
FB_IN
nFB_IN
32 31 30 29 28 27 26 25
Q2
nQ2
Q3
nQ3
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
MR
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
V
DD
nFB_IN
FB_IN
GND
GND
nQ0
Q0
V
DDO
24
23
22
V
DDO
Q3
nQ3
Q2
nQ2
Q1
nQ1
V
DDO
PLL
Q4
nQ4
ICS8624
21
20
19
18
17
SEL0
SEL1
MR
32引脚LQFP
采用7mm x 7mm X 1.4毫米体封装
Y封装
顶视图
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电路
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ICS8624
L
OW
S
KEW
, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
TYPE
描述
确定在表3中记下的输入和输出频率范围。
LVCMOS / LVTTL接口电平。
确定在表3中记下的输入和输出频率范围。
LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
时钟选择输入。当低，选择CLK0 ， nCLK0 。高电平时，选择
CLK1 ， nCLK1投入。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
变高。当逻辑低电平时，内部分隔和输出是
启用。 LVCMOS / LVTTL接口电平。
核心供电引脚。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
电源接地。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
输出电源引脚。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
模拟电源引脚。
PLL和时钟作为输入给除法器之间进行选择。
上拉
当HIGH ，选择PLL 。当低，选择的参考时钟。
LVCMOS / LVTTL接口电平。
内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
名字
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
输入
输入
输入
输入
输入
输入
输入
下拉
下拉
下拉
上拉
下拉
上拉
下拉
8
9 , 32
10
11
12, 13
28, 29
14, 15
16, 17,
24, 25
18, 19
20, 21
22, 23
26, 27
30
31
MR
V
DD
nFB_IN
FB_IN
GND
nQ0 ， Q0
V
DDO
NQ1 ， Q1
NQ2 ， Q2
nQ3 ， Q3
nQ4 ， Q4
V
DDA
PLL_SEL
输入
动力
输入
输入
动力
产量
动力
产量
产量
产量
产量
动力
输入
下拉
上拉
下拉
注1 ：
上拉
和
下拉
参考
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ICS8624
L
OW
S
KEW
, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
测试条件
最低
典型
4
51
51
最大
单位
pF
K
K
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
SEL1
0
0
1
1
性S E L0
0
1
0
1
参考频率范围（MHz ） *
250 - 700
125 - 350
62.5 - 175
31.25 - 87.5
输出
PLL_SEL = 1
PLL使能模式
Q0 ： Q4 ， nQ0 ： nQ4
÷1
÷1
÷1
÷1
*注：以上VCO的频率范围内对所有的配置是250MHz的700MHz的到。
T
ABLE
3B 。 PLL B
YPASS
F
油膏
T
ABLE
输入
SEL1
0
0
1
1
SEL0
0
1
0
1
输出
PLL_SEL = 0
PLL旁路模式
Q0 ： Q4 ， nQ0 ： nQ4
÷4
÷4
÷4
÷8
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OW
S
KEW
, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5V
50mA
100mA
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
空载
0
测试条件
最低
3.135
3.135
1.6
典型
3.3
3.3
1.8
最大
3.465
3.465
2.0
120
15
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号参数
V
IH
V
IL
I
IH
输入高电压
输入低电压
输入高电流
SEL0 ， SEL1 ，
CLK_SEL ，MR
PLL_SEL
SEL0 ， SEL1 ，
CLK_SEL ，MR
PLL_SEL
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
5
单位
V
V
A
A
A
A
I
IL
输入低电平电流
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
CLK0 ， CLK1 ， FB_IN
nCLK0 ， nCLK1 ， nFB_IN
CLK0 ， CLK1 ， FB_IN
nCLK0 ， nCLK1 ， nFB_IN
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
0.1
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
0.5
V
CMR
注1 ：对于单端应用，最大输入电压为CLKX ， nCLKx为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
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OW
S
KEW
, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
测试条件
最低
1.0
0
40
0.6
典型
最大
1.4
0.4
60
1.1
单位
V
V
%
V
T
ABLE
4D 。 HSTL DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
V
OH
V
OL
V
OX
参数
输出高电压;注1
输出低电压;注1
输出电压交叉;注2：
峰至峰输出电压摆幅
V
摇摆
注1 ：输出端接50
到地面。
注2 ：定义的相对于输出电压摆幅在给定的条件。
T
ABLE
5. I
NPUT
F
Characteristic低频
C
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
f
IN
参数
输入频率
CLK0 ， nCLK0 ，
CLK1 ， nCLK1
测试条件
PLL_SEL = 1
PLL_SEL = 0
最低
31.25
典型
最大
700
70 0
单位
兆赫
兆赫
T
ABLE
6A 。 AC - C
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
f
最大
t
PD
t()
参数
输出频率
传播延迟;注1
静态相位偏移;注2： 5
输出偏斜;注3 ， 5
周期到周期抖动;注5 ，第6
相位抖动;注4 ，5，6
PLL锁定时间
输出上升时间
输出下降时间
20 ％至80％ @ 50MHz的
20 ％至80％ @ 50MHz的
300
300
≤ 700MHz的
PLL_SEL = 3.3V
3.4
-100
3.9
测试条件
最低
典型
最大
700
4.4
100
25
25
±50
1
700
700
单位
兆赫
ns
ps
ps
ps
ps
ms
ps
ps
ps
t
SK （ O）
t
JIT （ CC ）
t
JIT （ φ ）
t
L
t
R
t
F
输出脉冲宽度
t周期/ 2 - 85 t周期/ 2 t周期/ 2 + 85
t
PW
在f测量所有参数
最大
除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输入的参考时钟和平均的反馈输入信号之间的时间差
在所有情况下，当PLL被锁定，输入参考频率是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量输出差分交叉点。
注4 ：相位抖动依赖于所使用的输入源。
注5 ：此参数定义符合JEDEC标准65 。
注6 ：特点为622MHz的VCO频率。
T
ABLE
6B 。 AC - C
极特
,
V
DD
= V
DDA
= 3.3V±10%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
参数
周期到周期抖动;注1
测试条件
最低
典型
最大
35
单位
ps
t
JIT （ CC ）
注1 ：此参数定义符合JEDEC标准65 。
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S
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, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
F
EATURES
完全集成的PLL
5差分HSTL输出
可选的差分CLKX ， nCLKx输入对
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， HSTL ， SSTL ， HCSL
输出频率范围： 31.25MHz到700MHz的
输入频率范围： 31.25MHz到700MHz的
VCO范围： 250MHz的700MHz的到
对于“零延迟”时钟再生外部反馈
周期到周期抖动：为25ps （最大）
输出偏斜：为25ps （最大）
静态相位偏移： ± 100ps的
3.3V内核， 1.8V输出工作电源
0 ° C至70 ° C的环境工作温度
无铅封装
可应要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS8624是一种高性能， 1至5
差分到HSTL零延迟缓冲器和
HiPerClockS
在HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS8624有两个可选的时钟输入对。
在CLK0 ， nCLK0和CLK1 ， nCLK1对可以接受的最
标准的差分输入级。压控振荡器工作在频
昆西范围为250MHz到700MHz的的。利用中的一个
输出作为反馈到PLL ，输出频率达
700MHz的可以具有零延迟相对于再生
的输入。双参考时钟输入，支持冗余时钟
或多个参考应用。
ICS
B
LOCK
D
IAGRAM
Q0
nQ0
PLL_SEL
÷4, ÷8
0
1
1
P
IN
A
SSIGNMENT
PLL_SEL
GND
GND
V
DDO
V
DDA
nQ4
V
DD
Q4
Q1
nQ1
0
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
FB_IN
nFB_IN
32 31 30 29 28 27 26 25
Q2
nQ2
Q3
nQ3
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
MR
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
V
DD
nFB_IN
FB_IN
GND
GND
nQ0
Q0
V
DDO
24
23
22
V
DDO
Q3
nQ3
Q2
nQ2
Q1
nQ1
V
DDO
PLL
Q4
nQ4
ICS8624
21
20
19
18
17
SEL0
SEL1
MR
32引脚LQFP
采用7mm x 7mm X 1.4毫米体封装
Y封装
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S
KEW
, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
TYPE
描述
确定在表3中记下的输入和输出频率范围。
LVCMOS / LVTTL接口电平。
确定在表3中记下的输入和输出频率范围。
LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
时钟选择输入。当低，选择CLK0 ， nCLK0 。高电平时，选择
CLK1 ， nCLK1投入。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
变高。当逻辑低电平时，内部分隔和输出是
启用。 LVCMOS / LVTTL接口电平。
核心供电引脚。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
反馈输入到相位检测器用于再生时钟与"zero delay" 。
电源接地。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
输出电源引脚。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
差分时钟输出。 50
典型的输出阻抗。
HSTL接口电平。
模拟电源引脚。
PLL和时钟作为输入给除法器之间进行选择。
上拉
当HIGH ，选择PLL 。当低，选择的参考时钟。
LVCMOS / LVTTL接口电平。
内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
名字
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
输入
输入
输入
输入
输入
输入
输入
下拉
下拉
下拉
上拉
下拉
上拉
下拉
8
9 , 32
10
11
12, 13
28, 29
14, 15
16, 17,
24, 25
18, 19
20, 21
22, 23
26, 27
30
31
MR
V
DD
nFB_IN
FB_IN
GND
nQ0 ， Q0
V
DDO
NQ1 ， Q1
NQ2 ， Q2
nQ3 ， Q3
nQ4 ， Q4
V
DDA
PLL_SEL
输入
动力
输入
输入
动力
产量
动力
产量
产量
产量
产量
动力
输入
下拉
上拉
下拉
注1 ：
上拉
和
下拉
参考
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S
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, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
测试条件
最低
典型
4
51
51
最大
单位
pF
K
K
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
SEL1
0
0
1
1
性S E L0
0
1
0
1
参考频率范围（MHz ） *
250 - 700
125 - 350
62.5 - 175
31.25 - 87.5
输出
PLL_SEL = 1
PLL使能模式
Q0 ： Q4 ， nQ0 ： nQ4
÷1
÷1
÷1
÷1
*注：以上VCO的频率范围内对所有的配置是250MHz的700MHz的到。
T
ABLE
3B 。 PLL B
YPASS
F
油膏
T
ABLE
输入
SEL1
0
0
1
1
SEL0
0
1
0
1
输出
PLL_SEL = 0
PLL旁路模式
Q0 ： Q4 ， nQ0 ： nQ4
÷4
÷4
÷4
÷8
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OW
S
KEW
, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5V
50mA
100mA
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
空载
0
测试条件
最低
3.135
3.135
1.6
典型
3.3
3.3
1.8
最大
3.465
3.465
2.0
120
15
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号参数
V
IH
V
IL
I
IH
输入高电压
输入低电压
输入高电流
SEL0 ， SEL1 ，
CLK_SEL ，MR
PLL_SEL
SEL0 ， SEL1 ，
CLK_SEL ，MR
PLL_SEL
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
5
单位
V
V
A
A
A
A
I
IL
输入低电平电流
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
CLK0 ， CLK1 ， FB_IN
nCLK0 ， nCLK1 ， nFB_IN
CLK0 ， CLK1 ， FB_IN
nCLK0 ， nCLK1 ， nFB_IN
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
0.1
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
0.5
V
CMR
注1 ：对于单端应用，最大输入电压为CLKX ， nCLKx为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
8624BY
www.icst.com/products/hiperclocks.html
4
REV 。 2004年6月15日
集成
电路
系统公司
ICS8624
L
OW
S
KEW
, 1-
TO
-5
D
。微分
-
TO
-HSTL
ERO
D
ELAY
B
UFFER
测试条件
最低
1.0
0
40
0.6
典型
最大
1.4
0.4
60
1.1
单位
V
V
%
V
T
ABLE
4D 。 HSTL DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
V
OH
V
OL
V
OX
参数
输出高电压;注1
输出低电压;注1
输出电压交叉;注2：
峰至峰输出电压摆幅
V
摇摆
注1 ：输出端接50
到地面。
注2 ：定义的相对于输出电压摆幅在给定的条件。
T
ABLE
5. I
NPUT
F
Characteristic低频
C
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
f
IN
参数
输入频率
CLK0 ， nCLK0 ，
CLK1 ， nCLK1
测试条件
PLL_SEL = 1
PLL_SEL = 0
最低
31.25
典型
最大
700
70 0
单位
兆赫
兆赫
T
ABLE
6A 。 AC - C
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
f
最大
t
PD
t()
参数
输出频率
传播延迟;注1
静态相位偏移;注2： 5
输出偏斜;注3 ， 5
周期到周期抖动;注5 ，第6
相位抖动;注4 ，5，6
PLL锁定时间
输出上升时间
输出下降时间
20 ％至80％ @ 50MHz的
20 ％至80％ @ 50MHz的
300
300
≤ 700MHz的
PLL_SEL = 3.3V
3.4
-100
3.9
测试条件
最低
典型
最大
700
4.4
100
25
25
±50
1
700
700
单位
兆赫
ns
ps
ps
ps
ps
ms
ps
ps
ps
t
SK （ O）
t
JIT （ CC ）
t
JIT （ φ ）
t
L
t
R
t
F
输出脉冲宽度
t周期/ 2 - 85 t周期/ 2 t周期/ 2 + 85
t
PW
在f测量所有参数
最大
除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输入的参考时钟和平均的反馈输入信号之间的时间差
在所有情况下，当PLL被锁定，输入参考频率是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量输出差分交叉点。
注4 ：相位抖动依赖于所使用的输入源。
注5 ：此参数定义符合JEDEC标准65 。
注6 ：特点为622MHz的VCO频率。
T
ABLE
6B 。 AC - C
极特
,
V
DD
= V
DDA
= 3.3V±10%, V
DDO
= 1.8V ± 0.2V ，T
A
= 0°C
TO
70°C
符号
参数
周期到周期抖动;注1
测试条件
最低
典型
最大
35
单位
ps
t
JIT （ CC ）
注1 ：此参数定义符合JEDEC标准65 。
8624BY
www.icst.com/products/hiperclocks.html
5
REV 。 2004年6月15日
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