低偏移， 1到4 ，
差分至LVDS扇出缓冲器
概述
该ICS8543是一种低歪斜，高性能1至4
差分至LVDS时钟扇出缓冲器。采用低电压
差分信号（LVDS ）的ICS8543提供了一个低功耗，低
超过受控分发时钟信号的噪音，解决方案
100Ω的阻抗。该ICS8543有两个可选的时钟输入。
在CLK ， NCLK对可以接受最标准的差分输入
的水平。在PCLK ， nPCLK对可以接受LVPECL ， CML ，或SSTL
输入电平。时钟使能内部同步，以消除
异步时输出欠幅脉冲
时钟的断言/取消断言使能引脚。
保证输出部分，以部分偏移特性使
ICS8543适合那些应用要求明确
性能和可重复性。
ICS8543
数据表
特点
四个差分LVDS输出的双
可选的差分CLK ， NCLK或LVPECL时钟输入
CLK ， NCLK对可以接受以下差分输入级：
LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL
PCLK ， nPCLK对可以接受以下差分输入
级别： LVPECL ， CML ， SSTL
最大输出频率： 800MHz的
任何转换单端输入信号LVDS电平与
在NCLK输入电阻偏置
附加相位抖动， RMS ： 0.164ps （典型值）
输出偏斜： 40ps的（最大）
部分到部分歪斜： 500PS （最大值）
传播延迟： 2.6ns （最大值）
全3.3V供电模式
0 ° C至70 ° C的环境工作温度
可用两个标准（ RoHS指令5 ）和无铅（ RoHS指令6 ）
套餐
框图
CLK_EN
上拉
D
Q
CLK
下拉
NCLK
上拉
PCLK
下拉
NPCLK
上拉
CLK_SEL
下拉
LE
引脚分配
GND
CLK_EN
CLK_SEL
CLK
NCLK
PCLK
NPCLK
OE
GND
V
DD
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Q0
nQ0
V
DD
Q1
nQ1
Q2
nQ2
GND
Q3
nQ3
0
0
1
1
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
ICS8543
20引脚TSSOP
6.5毫米X 4.4毫米X 0.925
mm
OE
上拉
包体
G封装
顶视图
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1
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ICS8543数据表
低偏移， 1至4 ，差分至LVDS扇出缓冲器
表1.引脚说明
数
1, 9, 13
2
名字
GND
CLK_EN
动力
输入
上拉
TYPE
描述
电源接地。
同步时钟使能。高电平时，时钟输出如下时钟输入。当
低， QX输出被强制为低， nQx输出被强制为高。
LVCMOS / LVTTL接口电平。
时钟选择输入。高电平时，选择PCLK ， nPCLK投入。
当低，选择CLK ， NCLK输入。 LVCMOS / LVTTL接口电平。
非反相差分时钟输入。
反相差分时钟输入。
非反相差分LVPECL时钟输入。
反转差动LVPECL时钟输入。
输出使能。控制启用和禁用输出Q [ 0：3] ， NQ [0：3 ] 。
LVCMOS / LVTTL接口电平。
正电源引脚。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
3
4
5
6
7
8
10, 18
11, 12
14, 15
16, 17
19, 20
CLK_SEL
CLK
NCLK
PCLK
NPCLK
OE
V
DD
nQ3 ， Q3
NQ2 ， Q2
NQ1 ， Q1
nQ0 ， Q0
输入
输入
输入
输入
输入
输入
动力
产量
产量
产量
产量
下拉
下拉
上拉
下拉
上拉
上拉
注意：
上拉和下拉
是指内部输入电阻。参照表2 ，
引脚特性，
为典型值。
表2.引脚特性
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
k
k
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低偏移， 1至4 ，差分至LVDS扇出缓冲器
功能表
表3A 。控制输入功能表
输入
OE
0
1
1
1
1
CLK_EN
X
0
0
1
1
CLK_SEL
X
0
1
0
1
CLK ， NCLK
PCLK ， nPCLK
CLK ， NCLK
PCLK ， nPCLK
选定的源
Q[0:3]
高阻
残疾人;低
残疾人;低
启用
启用
输出
NQ [0：3 ]
高阻
残疾人; HIGH
残疾人; HIGH
启用
启用
CLK_EN开关之后，该时钟输出被禁用或启用了以下的上升沿和下降沿的输入时钟边沿，如图1 。
在主动模式下，输出的状态是，如表3B中所描述的CLK / NCLK和PCLK / nPCLK输入的函数。
残
NCLK ， nPCLK
CLK ， PCLK
启用
CLK_EN
nQ0 ： nQ3
Q0:Q3
图1. CLK_EN时序图
表3B 。时钟输入功能表
输入
CLK或PCLK
0
1
0
1
偏见;注1
偏见;注1
NCLK或nPCLK
1
0
偏见;注1
偏见;注1
0
1
Q[0:3]
低
高
低
高
高
低
输出
NQ [0：3 ]
高
低
高
低
低
高
输入到输出模式
差分至差分
差分至差分
单端至差分
单端至差分
单端至差分
单端至差分
极性
非反相
非反相
非反相
非反相
反相
反相
注1 ：请参见应用信息部分，
接线差分输入接受单端水平。
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低偏移， 1至4 ，差分至LVDS扇出缓冲器
绝对最大额定值
注：如果运行条件超出了那些在上市
绝对最大额定值
可能对器件造成永久性损坏。
这些评价只强调规范。产品在这些条件或超出任何条件的功能操作
在这些上市
直流特性和交流特性
是不是暗示。暴露在绝对最大额定值条件下，
长时间可能会影响产品的可靠性。
项
电源电压，V
DD
输入，V
I
输出，我
O
连续的电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
等级
4.6V
-0.5V到V
DD
+ 0.5V
10mA
15mA
73.2 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
DC电气特性
表4A 。直流电源的特点，
V
DD
= 3.3V ±5％ ，T
A
= 0℃至70 ℃的
符号
V
DD
I
DD
参数
正电源电压
电源电流
测试条件
最低
3.135
典型
3.3
最大
3.465
50
单位
V
mA
表4B 。 LVCMOS / LVTTL DC特性，
V
DD
= 3.3V ±5％ ，T
A
= 0℃至70 ℃的
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入低电压
OE ， CLK_EN
输入高电流
CLK_SEL
OE ， CLK_EN
I
IL
输入低电平电流
CLK_SEL
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-150
-5
测试条件
最低
2
典型
最大
3.765
0.8
5
150
单位
V
V
A
A
A
A
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4
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