初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
F
EATURES
高速8 ： 1多路复用器差
1差分LVDS输出
8个可选差分PCLK ， nPCLK输入
PCLKx ， nPCLKx对可以接受以下
差分输入级： LVPECL ， LVDS ， CML ， SSTL
最大输出频率： 2.5GHz的
转换任何单端输入信号，以
LVDS电平与nPCLKx输入电阻偏置
部分到部分歪斜：待定
传播延迟： 595ps （典型值）
电源电压范围： 3.135V到3.465V
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS854058是一个8 ： 1差分至LVDS时钟
多路复用器，它可运行在高达2.5GHz和
HiPerClockS
是HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS854058有IN- 8个可选差分时钟
放。在PCLK ， nPCLK输入对可以接受LVPECL ， LVDS ，
CML或SSTL水平。全差分架构以及低
传播延迟使其非常适用于时钟分配使用税务局局长
cuits 。选择引脚有内部下拉电阻。该SEL2
销是最显著位和施加给二进制数
选择引脚选择相同编号的数据输入（即，
000选择PCLK0 ， nPCLK0 ） 。
ICS
B
LOCK
D
IAGRAM
PCLK0
nPCLK0
PCLK1
nPCLK1
PCLK2
nPCLK2
PCLK3
nPCLK3
PCLK4
nPCLK4
PCLK5
nPCLK5
PCLK6
nPCLK6
PCLK7
nPCLK7
P
IN
A
SSIGNMENT
PCLK0
nPCLK0
PCLK1
nPCLK1
V
DD
SEL0
SEL1
SEL2
PCLK2
nPCLK2
PCLK3
nPCLK3
Q0
nQ0
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
000
001
010
011
PCLK7
nPCLK7
PLCK6
nPCLK6
V
DD
Q0
nQ0
GND
PCLK5
nPCLK5
PCLK4
nPCLK4
100
ICS854058
24引脚， 173 - MIL TSSOP
4.4毫米X 7.8毫米X 0.92毫米体封装
G封装
顶视图
101
110
111
SEL2
SEL1 SEL0
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
854058AG
www.icst.com/products/hiperclocks.html
REV 。一个2004年4月8日
1
初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
TYPE
输入
输入
输入
输入
动力
输入
输入
输入
输入
输入
输入
输入
输入
输入
动力
产量
输入
输入
输入
输入
上拉/下拉
下拉
上拉/下拉
下拉
下拉
下拉
上拉/下拉
下拉
上拉/下拉
上拉/下拉
下拉
上拉/下拉
下拉
下拉
上拉/下拉
下拉
上拉/下拉
描述
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
正电源引脚。
选择时钟输入引脚。 LVCMOS / LVTTL接口电平。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
电源接地。
差分输出对。 LVDS接口的水平。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5, 20
6, 7, 8
9
10
11
12
13
14
15
16
17
1 8 , 19
21
22
23
24
名字
PCLK0
nPCLK0
PCLK1
nPCLK1
V
DD
SEL0 ， SEL1，SEL2
PCLK2
nPCLK2
PCLK3
nPCLK3
nPCLK4
PCLK4
nPCLK5
PCLK5
GND
nQ0 ， Q0
nPCLK6
PCLK6
nPCLK7
PCLK7
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
854058AG
www.icst.com/products/hiperclocks.html
2
REV 。一个2004年4月8日
初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
测试条件
最小典型
75
50
最大
单位
K
K
T
ABLE
2. P
IN
C
极特
符号
R
下拉
R
VDD/2
参数
输入下拉电阻
上拉/下拉电阻
T
ABLE
3. C
LOCK
I
NPUT
F
油膏
T
ABLE
输入
SEL2
0
0
0
0
1
1
1
1
性S E L1
0
0
1
1
0
0
1
1
性S E L0
0
1
0
1
0
1
0
1
Q0
PCLK0
PCLK1
PCLK2
PCLK3
PCLK4
PCLK5
PCLK6
PCLK7
输出
nQ0
nPCLK0
nPCLK1
nPCLK2
nPCLK3
nPCLK4
nPCLK5
nPCLK6
nPCLK7
854058AG
www.icst.com/products/hiperclocks.html
3
REV 。一个2004年4月8日
初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
4.6V
-0.5V到V
DD
+ 0.5 V
10mA
15mA
70 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ± 5%
符号
V
DD
I
DD
参数
正电源电压
电源电流
测试条件
最低
3.135
典型
3.3
68
最大
3.465
单位
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电压
输入高电流
输入低电平电流
SEL0 ： SEL2
SEL0 ： SEL2
SEL0 ： SEL2
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
-10
输入低电压SEL0 ： SEL2
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
单位
V
V
A
A
T
ABLE
4C 。 LVPECL DC
极特
,
V
DD
= 3.3V ± 5%
符号参数
I
IH
I
IL
V
PP
输入高电流
输入低电平电流
PCLK0 ： PCLK7
nPCLK0 ： nPCLK7
PCLK0 ： PCLK7
nPCLK0 ： nPCLK7
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-10
-150
0.15
最低
典型
最大
150
150
单位
A
A
A
A
V
V
峰 - 峰值输入电压
V
CMR
共模输入电压;注： 1 ， 2
GND + 1.2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLKx ， nPCLKx为V
DD
+ 0.3V.
854058AG
www.icst.com/products/hiperclocks.html
4
REV 。一个2004年4月8日
初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
测试条件
最低
典型
350
50
1.25
50
最大
单位
mV
mV
V
mV
T
ABLE
4D 。 LVDS DC
极特
,
V
DD
= 3.3V ± 5%
符号
V
OD
V
OD
V
OS
V
OS
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
T
ABLE
5. AC - C
极特
,
V
DD
= 3.135V
TO
3.465V
符号参数
f
最大
t
PD
输出频率
传播延迟;注1
帕吨至帕吨倾斜;注2 ， 3
595
待定
测试条件
最低
典型
最大
2.5
单位
GHz的
ps
ps
ps
t
SK （PP）的
输出上升/下降时间
20 ％至80％
180
t
R
/ t
F
所有参数测量高达1.3GHz的，除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在差分交叉点。
注3 ：此参数是根据JEDEC标准65定义。
854058AG
www.icst.com/products/hiperclocks.html
5
REV 。一个2004年4月8日
初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
F
EATURES
高速8 ： 1多路复用器差
1差分LVDS输出
8个可选差分PCLK ， nPCLK输入
PCLKx ， nPCLKx对可以接受以下
差分输入级： LVPECL ， LVDS ， CML ， SSTL
最大输出频率： 2.5GHz的
转换任何单端输入信号，以
LVDS电平与nPCLKx输入电阻偏置
部分到部分歪斜：待定
传播延迟： 595ps （典型值）
电源电压范围： 3.135V到3.465V
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS854058是一个8 ： 1差分至LVDS时钟
多路复用器，它可运行在高达2.5GHz和
HiPerClockS
是HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS854058有IN- 8个可选差分时钟
放。在PCLK ， nPCLK输入对可以接受LVPECL ， LVDS ，
CML或SSTL水平。全差分架构以及低
传播延迟使其非常适用于时钟分配使用税务局局长
cuits 。选择引脚有内部下拉电阻。该SEL2
销是最显著位和施加给二进制数
选择引脚选择相同编号的数据输入（即，
000选择PCLK0 ， nPCLK0 ） 。
ICS
B
LOCK
D
IAGRAM
PCLK0
nPCLK0
PCLK1
nPCLK1
PCLK2
nPCLK2
PCLK3
nPCLK3
PCLK4
nPCLK4
PCLK5
nPCLK5
PCLK6
nPCLK6
PCLK7
nPCLK7
P
IN
A
SSIGNMENT
PCLK0
nPCLK0
PCLK1
nPCLK1
V
DD
SEL0
SEL1
SEL2
PCLK2
nPCLK2
PCLK3
nPCLK3
Q0
nQ0
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
000
001
010
011
PCLK7
nPCLK7
PLCK6
nPCLK6
V
DD
Q0
nQ0
GND
PCLK5
nPCLK5
PCLK4
nPCLK4
100
ICS854058
24引脚， 173 - MIL TSSOP
4.4毫米X 7.8毫米X 0.92毫米体封装
G封装
顶视图
101
110
111
SEL2
SEL1 SEL0
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
854058AG
www.icst.com/products/hiperclocks.html
REV 。一个2004年4月8日
1
初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
TYPE
输入
输入
输入
输入
动力
输入
输入
输入
输入
输入
输入
输入
输入
输入
动力
产量
输入
输入
输入
输入
上拉/下拉
下拉
上拉/下拉
下拉
下拉
下拉
上拉/下拉
下拉
上拉/下拉
上拉/下拉
下拉
上拉/下拉
下拉
下拉
上拉/下拉
下拉
上拉/下拉
描述
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
正电源引脚。
选择时钟输入引脚。 LVCMOS / LVTTL接口电平。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
电源接地。
差分输出对。 LVDS接口的水平。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差动LVPECL时钟输入。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5, 20
6, 7, 8
9
10
11
12
13
14
15
16
17
1 8 , 19
21
22
23
24
名字
PCLK0
nPCLK0
PCLK1
nPCLK1
V
DD
SEL0 ， SEL1，SEL2
PCLK2
nPCLK2
PCLK3
nPCLK3
nPCLK4
PCLK4
nPCLK5
PCLK5
GND
nQ0 ， Q0
nPCLK6
PCLK6
nPCLK7
PCLK7
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
854058AG
www.icst.com/products/hiperclocks.html
2
REV 。一个2004年4月8日
初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
测试条件
最小典型
75
50
最大
单位
K
K
T
ABLE
2. P
IN
C
极特
符号
R
下拉
R
VDD/2
参数
输入下拉电阻
上拉/下拉电阻
T
ABLE
3. C
LOCK
I
NPUT
F
油膏
T
ABLE
输入
SEL2
0
0
0
0
1
1
1
1
性S E L1
0
0
1
1
0
0
1
1
性S E L0
0
1
0
1
0
1
0
1
Q0
PCLK0
PCLK1
PCLK2
PCLK3
PCLK4
PCLK5
PCLK6
PCLK7
输出
nQ0
nPCLK0
nPCLK1
nPCLK2
nPCLK3
nPCLK4
nPCLK5
nPCLK6
nPCLK7
854058AG
www.icst.com/products/hiperclocks.html
3
REV 。一个2004年4月8日
初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
4.6V
-0.5V到V
DD
+ 0.5 V
10mA
15mA
70 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ± 5%
符号
V
DD
I
DD
参数
正电源电压
电源电流
测试条件
最低
3.135
典型
3.3
68
最大
3.465
单位
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电压
输入高电流
输入低电平电流
SEL0 ： SEL2
SEL0 ： SEL2
SEL0 ： SEL2
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
-10
输入低电压SEL0 ： SEL2
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
单位
V
V
A
A
T
ABLE
4C 。 LVPECL DC
极特
,
V
DD
= 3.3V ± 5%
符号参数
I
IH
I
IL
V
PP
输入高电流
输入低电平电流
PCLK0 ： PCLK7
nPCLK0 ： nPCLK7
PCLK0 ： PCLK7
nPCLK0 ： nPCLK7
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-10
-150
0.15
最低
典型
最大
150
150
单位
A
A
A
A
V
V
峰 - 峰值输入电压
V
CMR
共模输入电压;注： 1 ， 2
GND + 1.2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLKx ， nPCLKx为V
DD
+ 0.3V.
854058AG
www.icst.com/products/hiperclocks.html
4
REV 。一个2004年4月8日
初步
集成
电路
系统公司
ICS854058
8:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
测试条件
最低
典型
350
50
1.25
50
最大
单位
mV
mV
V
mV
T
ABLE
4D 。 LVDS DC
极特
,
V
DD
= 3.3V ± 5%
符号
V
OD
V
OD
V
OS
V
OS
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
T
ABLE
5. AC - C
极特
,
V
DD
= 3.135V
TO
3.465V
符号参数
f
最大
t
PD
输出频率
传播延迟;注1
帕吨至帕吨倾斜;注2 ， 3
595
待定
测试条件
最低
典型
最大
2.5
单位
GHz的
ps
ps
ps
t
SK （PP）的
输出上升/下降时间
20 ％至80％
180
t
R
/ t
F
所有参数测量高达1.3GHz的，除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在差分交叉点。
注3 ：此参数是根据JEDEC标准65定义。
854058AG
www.icst.com/products/hiperclocks.html
5
REV 。一个2004年4月8日
QQ：2881677436 复制
