集成
电路
系统公司
ICS854057
4:1
OR
2 ： 1 LVDS
LOCK
M
ULTIPLEXER
同
I
NTERNAL
I
NPUT
T
发芽
F
EATURES
高速差分多路复用器。该设备可以是
配置为一个4：1或2： 1多路转换器
单路LVDS输出
4选择PCLK ， nPCLK输入，内部端接
PCLK ， nPCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， CML ， SSTL
输出频率： >2GHz
部分到部分歪斜： 200PS （最大值）
传播延迟： 800PS （最大值）
附加相位抖动， RMS ： 66fs （典型值）
2.5V工作电源
-40 ° C至85°C的工作环境温度
可用两种，标准及RoHS /无铅兼容
套餐
G
ENERAL
D
ESCRIPTION
该ICS854057是一个4 ： 1或2 ： 1 LVDS时钟Mul-
路开关这可运行在高达2GHz的，是一个
HiPerClockS
在HiPerClockS 系列高性的成员
formance的时钟解决方案，从ICS 。在PCLK ，
nPCLK对可以接受最标准的differen-
TiAl基的输入电平。设置在每个昼夜温差内部端接
髓鞘输入对。该ICS854057工作于2.5V支持
层的电压。全差分架构以及低propa-
gation延迟使其非常适用于高速复用
应用程序。选择引脚有内部下拉电阻。
留下一个输入端未连接（通过在 - 拉至逻辑低
ternal电阻），将改造设备成2 ： 1多路复用器。
的SEL1引脚是最显著位和二进制num-
BER加到选择引脚选择相同编号
数据输入（即， 00选择PCLK0 ， nPCLK0 ） 。
ICS
B
LOCK
D
IAGRAM
VT0
50
PCLK0
nPCLK0
VT1
50
PCLK1
nPCLK1
00
VT2
50
PCLK2
nPCLK2
VT3
50
PCLK3
nPCLK3
SEL1
下拉
SEL0
下拉
50
50
01
10
11
Q
nQ
50
50
P
IN
A
SSIGNMENT
V
DD
PCLK0
VT0
nPCLK0
SEL1
SEL0
PCLK1
VT1
nPCLK1
GND
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
DD
PCLK3
VT3
nPCLK3
Q
nQ
PCLK2
VT2
nPCLK2
GND
ICS854057
20引脚TSSOP
4.40毫米X 6.50毫米X 0.925毫米体封装
G封装
顶视图
854057AG
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1
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LOCK
M
ULTIPLEXER
同
I
NTERNAL
I
NPUT
T
发芽
TYPE
描述
正电源引脚。
非INVER婷LVPECL差分时钟输入。
T
= 50
Ω
终止VT0 。
终止输入。对于LVDS输入，悬空。
R
T
= 50
Ω
终止VT0 。
INVER婷LVPECL差分时钟输入。
T
= 50
Ω
终止VT0
下拉
下拉
时钟选择输入。 LVCMOS / LVTTL接口电平。
时钟选择输入。 LVCMOS / LVTTL接口电平。
非INVER婷LVPECL差分时钟输入。
T
= 50
Ω
终止VT1 。
终止输入。对于LVDS输入，悬空。
R
T
= 50
Ω
终止VT1 。
INVER婷LVPECL差分时钟输入。
T
= 50
Ω
终止VT1 。
电源接地。
INVER婷LVPECL差分时钟输入。
T
= 50
Ω
终止VT2 。
终止输入。对于LVDS输入，悬空。
R
T
= 50
Ω
终止VT2 。
非INVER婷LVPECL差分时钟输入。
T
= 50
Ω
终止VT2 。
差分输出对。 LVDS接口的水平。
INVER婷LVPECL差分时钟输入。
T
= 50
Ω
终止VT3 。
终止输入。对于LVDS输入，悬空。
R
T
= 50
Ω
终止VT3 。
非INVER婷LVPECL差分时钟输入。
T
= 50
Ω
终止VT3 。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 20
2
3
4
5
6
7
8
9
10, 11
12
13
14
15, 16
17
18
19
名字
V
DD
PCLK0
VT0
nPCLK0
SEL1
SEL0
PCLK1
VT1
nPCLK1
GN
nPCLK2
VT2
PCLK2
NQ ，Q
nPCLK3
VT 3
PCLK3
动力
输入
输入
输入
输入
输入
输入
输入
输入
动力
输入
输入
输入
产量
输入
输入
输入
注意：
下拉
指的是内部的输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
下拉
R
T
参数
输入电容
输入下拉电阻
输入端接电阻
测试条件
最低
典型
1.5
50
50
最大
单位
pF
kΩ
Ω
T
ABLE
3. C
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
SEL1
0
0
1
1
SEL0
0
1
0
1
CLOCK OUT
PCLKx / nPCLKx
PCLK0 ， nPCLK0
PCLK1 ， nPCLK1
PCLK2 ， nPCLK2
PCLK3 ， nPCLK3
854057AG
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同
I
NTERNAL
I
NPUT
T
发芽
4.6V
-0.5V到V
DD
+ 0.5 V
10mA
15mA
73.2 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 2.5V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
DD
I
DD
参数
正电源电压
电源电流
测试条件
最低
2.375
典型
2.5
最大
2.625
60
单位
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 2.5V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
SEL0 ， SEL1
SEL0 ， SEL1
V
DD
= V
IN
= 2.625V
V
DD
= 2.625V, V
IN
= 0V
-150
测试条件
最低
0.7 * V
DD
-0.3
典型
最大
V
DD
+ 0.3
0.3 * V
DD
150
单位
V
V
A
A
T
ABLE
4C 。 LVPECL DC
极特
,
V
DD
= 2.5V ±5％ ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
V
CMR
参数
输入高电流
输入低电平电流
峰 - 峰电压
共模输入电压;注： 1 ， 2
测试条件
V
DD
= V
IN
= 2.625V
V
DD
= 2.625V, V
IN
= 0V
-150
0.15
1.2
1.2
V
DD
最低
典型
最大
150
单位
A
A
V
V
注1 ：共模输入电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLKx ， nPCLKx为V
DD
+ 0.3V.
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I
NPUT
T
发芽
测试条件
最低
225
1.125
典型
325
4
1.25
5
最大
425
35
1.375
25
单位
mV
mV
V
mV
T
ABLE
4D 。 LVDS DC
极特
,
V
DD
= 2.5V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
OD
Δ
V
OD
V
OS
Δ
V
OS
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
T
ABLE
5. AC - C
极特
,
V
DD
= 2.5V ±5％ ，T
A
= -40°C
TO
85°C
符号
f
最大
t
PD
参数
输出频率
传播延迟;注1
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动节
输入偏移
帕吨至帕吨倾斜;注2 ， 3
输出上升/下降时间
输出占空比
MUX隔离
20 ％至80％
≤
700MHz
F = 500MHz的
50
47
49
-55
300
622.08MHz,
12kHz的 - 20MHz的
66
40
200
250
53
51
测试条件
最低
典型
>2
800
最大
单位
GHz的
ps
fs
ps
ps
ps
%
%
DBM
t
JIT
t
水库（ⅰ）
t
SK （PP）的
t
R
/ t
F
ODC
MUX
隔离
注：所有参数都在测
≤
1.9GHz的，除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为在相同的电源电压下工作的不同设备之间歪斜
以同样的负载条件。使用同一类型的每个设备上的输入，输出被测量
在差分交叉点。
注3 ：此参数定义符合JEDEC标准65 。
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NPUT
T
发芽
A
DDITIVE
P
HASE
J
伊特尔
在一个特定的频带内的频谱纯度从基波偏移
心理相比基波的功率被称为
dBc的相位噪声。
此值通常表示用
相位噪声图，是最常在许多特定的情节
应用程序。相位噪声定义为噪声的比值
目前电源在1Hz的乐队在距离乐趣指定的偏移量
damental频率为基波的功率值。这
比表示以分贝（ dBm的）或功率在一个比
0
-10
-20
-30
-40
-50
-60
在1Hz的频带中的根本动力。当重
指定quired偏移，相位噪声被称为
dBc的
值，
这仅仅意味着在dBm的从基波指定的偏移量
精神。通过在频域调查抖动，我们得到了一个
所需要的应用上更好地理解它的作用
信号的整个时间记录。这在数学上是可能的
来计算给定的相位噪声图的预期的误码率。
添加剂相位抖动
@ 622.08MHz的
（ 12kHz至20MHz ）
= 66fs的典型
SSB P
HASE
N
OISE
dBc的/ H
Z
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
100
1k
10k
100k
1M
10M
100M
500M
O
FFSET
F
只读存储器
C
ARRIER
F
Characteristic低频
(H
Z
)
与大多数时序规范，相位噪声测量
有问题。主要问题涉及到的局限性
设备。常的设备的本底噪声是高于
该装置的本底噪声。这上面的说明。 DE-的
副满足所显示的本底噪声，但实际上可以
低。相位噪声取决于输入信号源和
测量设备。
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