集成
电路
系统公司
ICS854054
4:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
F
EATURES
高速4 ： 1多路复用器差
一个差分LVDS输出
四个可选的差分时钟输入
PCLKx ， nPCLKx对可以接受以下
差分输入级： LVPECL ， LVDS ， CML ， SSTL
最大输出频率： 2.8GHz的
转换任何单端输入信号，以
LVDS电平与nPCLKx输入电阻偏置
部分到部分偏斜： 375ps （最大）
传播延迟： 700ps （最大）
电源电压范围： 3.135V到3.465V
-40 ° C至85°C的工作环境温度
可在标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS854054是一个4 ： 1差分至LVDS时钟
多路复用器，它可运行在高达2.8GHz的和
HiPerClockS
是HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS854054有4个可选的差分时钟
输入。在PCLK ， nPCLK输入对可以接受LVPECL ，
LVDS ， CML或SSTL水平。全差分architec-
自命低传播延迟，使其非常适用于时钟使用
配电线路。选择引脚有内部下拉
电阻器。的SEL1引脚是最显著位和
施加到选择引脚的二进制数将选择相同的
编号的数据输入（即00 PCLK0选择， nPCLK0 ） 。
IC
S
B
LOCK
D
IAGRAM
PCLK0
nPCLK0
PCLK1
nPCLK1
PCLK2
nPCLK2
PCLK3
nPCLK3
P
IN
A
SSIGNMENT
PCLK0
nPCLK0
PCLK1
nPCLK1
V
DD
SEL0
SEL1
GND
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
V
DD
Q
nQ
GND
nPCLK3
PCLK3
nPCLK2
PCLK2
00
（默认）
01
Q
nQ
10
ICS854054
16引脚TSSOP
4.4毫米X 5.0毫米X 0.92毫米包体
G封装
顶视图
11
SEL1
SEL0
854054AG
www.icst.com/products/hiperclocks.html
1
REV 。一个2006年3月29日
集成
电路
系统公司
ICS854054
4:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
TYPE
输入
输入
输入
输入
动力
输入
动力
输入
输入
输入
输入
产量
下拉
上拉/下拉
下拉
上拉/下拉
下拉
下拉
上拉/下拉
下拉
上拉/下拉
描述
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
V
DD
/ 2时默认悬空。
正电源引脚。
选择时钟输入引脚。 LVCMOS / LVTTL接口电平。
电源接地。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
V
DD
/ 2时默认悬空。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
V
DD
/ 2时默认悬空。
差分输出对。 LVDS接口的水平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5, 16
6, 7
8, 13
9
10
11
12
14, 15
名字
PCLK0
nPCLK0
PCLK1
nPCLK1
V
DD
SEL0 ， SEL1
GND
PCLK2
nPCLK2
PCLK3
nPCLK3
nQ0 ， Q0
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
R
下拉
R
VDD/2
参数
下拉电阻
上拉/下拉电阻
测试条件
最小典型
75
50
最大
单位
kΩ
kΩ
T
ABLE
3. C
LOCK
I
NPUT
F
油膏
T
ABLE
输入
SEL1
0
0
1
1
SEL0
0
1
0
1
Q
PCLK0
PCLK1
PCLK2
PCLK3
输出
nQ
nPCLK0
nPCLK1
nPCLK2
nPCLK3
854054AG
www.icst.com/products/hiperclocks.html
2
REV 。一个2006年3月29日
集成
电路
系统公司
ICS854054
4:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
5.5V
-0.5V到V
DD
+ 0.5 V
10mA
15mA
89℃ / W （ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
DD
I
DD
参数
正电源电压
电源电流
测试条件
最低
3.135
典型
3.3
最大
3.465
90
单位
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
-10
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
单位
V
V
A
A
T
ABLE
4C 。 LVPECL DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号参数
I
IH
I
IL
V
PP
输入高电流
输入低电平电流
PCLK0 ： PCLK3
nPCLK0 ： nPCLK3
PCLK0 ： PCLK3
nPCLK0 ： nPCLK3
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-10
-150
0.15
1.2
V
DD
最低
典型
最大
15 0
15 0
单位
A
A
A
A
V
V
峰 - 峰值输入电压
V
CMR
共模输入电压;注： 1 ， 2
1.2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLKx或nPCLKx为V
DD
+ 0.3V.
854054AG
www.icst.com/products/hiperclocks.html
3
REV 。一个2006年3月29日
集成
电路
系统公司
ICS854054
4:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
测试条件
最低
250
1.125
典型
450
1.25
最大
525
50
1.375
50
单位
mV
mV
V
mV
T
ABLE
4D 。 LVDS DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
OD
Δ
V
OD
V
OS
Δ
V
OS
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
T
ABLE
5. AC - C
极特
,
V
DD
= 3.135V
TO
3.465V ，T
A
= -40°C
TO
85°C
符号
f
最大
t
PD
t
JIT
t
SK （PP）的
t
水库（ⅰ）
t
R
/ t
F
参数
输出频率
传播延迟;注1
缓冲添加剂相位抖动， RMS ;
请参考附加相位抖动
部分
帕吨至帕吨倾斜;注2 ， 3
输入偏移
输出上升/下降时间
325
155.52兆赫，
（ 12kHz的 - 为20MHz ）
0.195
375
90
250
测试条件
最低
典型
最大
2.8
700
单位
GHz的
ps
ps
ps
ps
ps
dB
20 ％至80％
50
155.52MHz,
MUX
隔离
MUX隔离
-50
输入峰 - 峰值为800mV =
所有参数测量高达1.5MHz ，除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在差分交叉点。
注3 ：此参数是根据JEDEC标准65定义。
854054AG
www.icst.com/products/hiperclocks.html
4
REV 。一个2006年3月29日
集成
电路
系统公司
ICS854054
4:1
D
。微分
-
TO
-LVDS
LOCK
M
ULTIPLEXER
A
DDITIVE
P
HASE
J
伊特尔
在一个特定的频带内的频谱纯度从基波偏移
心理相比基波的功率被称为
dBc的相位噪声。
此值通常表示用
相位噪声图，是最常在许多特定的情节
应用程序。相位噪声定义为噪声的比值
目前电源在1Hz的乐队在距离乐趣指定的偏移量
damental频率为基波的功率值。这
比表示以分贝（ dBm的）或功率在一个比
0
-10
-20
-30
-40
-50
-60
在1Hz的频带中的根本动力。当重
指定quired偏移，相位噪声被称为
dBc的
值，
这仅仅意味着在dBm的从基波指定的偏移量
精神。通过在频域调查抖动，我们得到了一个
所需要的应用上更好地理解它的作用
信号的整个时间记录。这在数学上是可能的
来计算给定的相位噪声图的预期的误码率。
添加剂相位抖动， RMS
@ 155.52MHz （ 12kHz的 - 为20MHz ） = <0.195ps典型
SSB P
HASE
N
OISE
dBc的/ H
Z
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
1k
10k
100k
1M
10M
100M
O
FFSET
F
只读存储器
C
ARRIER
F
Characteristic低频
(H
Z
)
与大多数时序规范，相位噪声测量
有问题。主要问题涉及到的局限性
设备。常的设备的本底噪声是高于
该装置的本底噪声。这上面的说明。 DE-的
副满足所显示的本底噪声，但实际上可以
低。相位噪声取决于输入信号源和
测量设备。
854054AG
www.icst.com/products/hiperclocks.html
5
REV 。一个2006年3月29日
QQ：2880707522 复制
