集成
电路
系统公司
ICS8532-01
L
OW
S
KEW
, 1-
TO
-17
D
。微分
-
TO
-3.3V LVPECL F
ANOUT
B
UFFER
F
EATURES
17 3.3V的差分LVPECL输出
选择CLK ， NCLK或LVPECL时钟输入
CLK ， NCLK对可以接受以下差异
输入电平： LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
PCLK ， nPCLK支持以下输入类型：
LVPECL ， CML ， SSTL
最大输出频率高达500MHz
任何转换单端输入信号（ LVCMOS ， LVTTL ，
GTL ）至3.3V LVPECL电平与NCLK输入电阻偏置
输出偏斜： 50ps的（最大）
部分到部分歪斜： 250PS （最大值）
传播延迟：为2.5ns （最大值）
工作电压3.3V
0 ° C至70 ° C的环境工作温度
可应要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS8532-01是一种低歪斜， 1到17 ， Differ-
无穷区间至3.3V的LVPECL扇出缓冲器和
HiPerClockS
在HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS8532-01有两个可选的时钟输入。
在CLK ， NCLK对可以接受最标准差
输入电平。在PCLK ， nPCLK对可以接受LVPECL ，
慢性粒细胞白血病，或SSTL输入电平。时钟使能
内部同步以消除欠幅脉冲，对输出
在时钟异步断言/的无效投入
使能引脚。
,&6
保证输出部分，以部分偏移特性
使ICS8532-01适合那些时钟分配
苛刻的良好定义的性能和应用
重复性。
B
LOCK
D
IAGRAM
CLK_EN
CLK
NCLK
PCLK
NPCLK
CLK_SEL
D
Q
LE
0
1
Q0 - Q16
nQ0 - nQ16
P
IN
A
SSIGNMENT
V
CCO
nQ0
nQ1
nQ2
nQ3
nQ4
nQ5
Q0
Q1
Q2
Q3
Q4
Q5
V
CCO
nc
nc
V
CC
CLK
NCLK
CLK_SEL
PCLK
NPCLK
V
EE
CLK_EN
nc
V
CCO
1
2
3
4
5
6
7
8
9
52 51 50 49 48 47 46 45 44 43 42 41 40
39
38
37
36
35
34
V
CCO
Q6
nQ6
Q7
nQ7
Q8
nQ8
Q9
nQ9
Q10
nQ10
nc
VCCO
ICS8532-01
33
32
31
30
29
28
10
11
12
13
27
14 15 16 17 18 19 20 21 22 23 24 25 26
nQ16
Q16
nQ15
Q15
nQ14
Q14
nQ13
Q13
nQ12
Q12
nQ11
Q11
V
CCO
52引脚LQFP
10x10公厘X 1.4毫米包体
Y封装
顶视图
8532AY-01
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1
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电路
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ICS8532-01
L
OW
S
KEW
, 1-
TO
-17
D
。微分
-
TO
-3.3V LVPECL F
ANOUT
B
UFFER
TYPE
描述
输出电源引脚。连接到3.3V 。
正电源引脚。连接到3.3V 。
无连接。
下拉
上拉
下拉
下拉
上拉
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
时钟选择输入。高电平时，选择PCLK ， nPCLK投入。
当低，选择CLK ， NCLK输入。
LVCMOS / LVTTL接口电平。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
负电源引脚。连接到地面。
同步时钟使能。高电平时，时钟输出时钟跟随
输入。低电平时， Q输出被强制低， NQ输出被强制为高。
LVCMOS / LVTTL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 13, 26,
27, 39, 40
4
2, 3, 12, 28
5
6
7
8
9
10
11
1 4, 1 5
16, 17
18, 19
20, 21
22, 23
24, 25
29, 30
31, 32
33, 34
35, 36
37, 38
41, 42
43, 44
45, 46
47, 48
49, 50
51, 52
名字
V
CCO
V
CC
nc
CLK
NCLK
CLK_SEL
PCLK
NPCLK
V
EE
CLK_EN
nQ16 ， Q16
nQ15 ， Q15
nQ14 ， Q14
nQ13 ， Q13
nQ12 ， Q12
nQ11 ， Q11
nQ10 ， Q10
nQ9 ， Q9
nQ8 ， Q8
nQ7 ， Q7
nQ6 ， Q6
nQ5 ， Q5
nQ4 ， Q4
nQ3 Q3
NQ2 ， Q2
NQ1 ， Q1
nQ0 ， Q0
动力
动力
未使用
输入
输入
输入
输入
输入
动力
输入
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
上拉
注意：
上拉
和
下拉
指的是内部的输入电阻。见表2 ，引脚特性的典型值。
T
ABLE
2. P
IN
C
极特
符号
参数
CLK ，
NCLK
PCLK ，
输入电容
NPCLK
CLK_EN ，
CLK_SEL
输入上拉电阻
输入下拉电阻
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2
测试条件
最低
典型
最大
4
4
4
单位
pF
pF
pF
K
K
C
IN
R
上拉
R
下拉
8532AY-01
51
51
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电路
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ICS8532-01
L
OW
S
KEW
, 1-
TO
-17
D
。微分
-
TO
-3.3V LVPECL F
ANOUT
B
UFFER
输入
输出
选定的源
CLK ， NCLK
PCLK ， nPCLK
CLK ， NCLK
Q0通Q16
残疾人;低
残疾人;低
启用
nQ0通nQ16
残疾人; HIGH
残疾人; HIGH
启用
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
CLK_EN
0
0
1
CLK_SEL
0
1
0
1
1
PCLK ， nPCLK
启用
启用
CLK_EN开关后，时钟输出被禁用或启用下面的上升沿和下降沿的输入时钟边沿
如图1
.
在主动模式下，输出的状态是在CLK ， NCLK和PCLK ， nPCLK输入的函数，如描述
在表3B中
.
NCLK ， nPCLK
CLK ， PCLK
残
启用
CLK_EN
nQ0 - nQ16
Q0 - Q16
F
IGURE
1 ： CLK_EN牛逼
即时通信
D
IAGRAM
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK或PCLK
0
1
NCLK或nPCLK
1
0
输出
Q0通Q16
低
高
nQ0通nQ16
高
低
输入到输出模式
差分至差分
极性
非铟（Inver）婷
差分至差分
非铟（Inver）婷
单端至
0
偏见;注1
低
高
非铟（Inver）婷
迪FF erential
单端至
1
偏见;注1
高
低
非铟（Inver）婷
迪FF erential
单端至
偏见;注1
0
高
低
INVER婷
迪FF erential
单端至
偏见;注1
1
低
高
INVER婷
迪FF erential
注1 ：请参考应用信息第8页，图9 ，其中讨论接线差
输入接受单端水平。
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3
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L
OW
S
KEW
, 1-
TO
-17
D
。微分
-
TO
-3.3V LVPECL F
ANOUT
B
UFFER
4.6V
-0.5V到V
CC
+ 0.5V
-0.5V到V
CCO
+ 0.5V
40°C/W
-65 ℃150 ℃的
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CCx中
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
超出上述绝对最大额定值强调可能会造成永久性损坏设备。这些评级
只强调规范。产品在这些条件或超出所列任何条件的功能操作
该
DC特性
or
AC特性
是不是暗示。暴露在绝对最大额定值条件下工作
期间可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
CC
V
CCO
I
EE
参数
正电源电压
输出电源电压
电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
122
最大
3.465
3.465
150
单位
V
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电流
输入低电平电流
输入高电流
输入低电平电流
CLK_EN ，
CLK_SEL
CLK_EN ，
CLK_SEL
CLK_SEL
CLK_EN
CLK_SEL
CLK_EN
测试条件
最低
2
-0.3
V
IN
= V
CC
= 3.465V
V
IN
= V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
-5
-150
典型
最大
3.765
0.8
150
5
单位
V
V
A
A
A
A
T
ABLE
4C 。
。微分
DC
极特
,
V
CC
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
CLK
NCLK
CLK
NCLK
测试条件
V
IN
= V
CC
= 3.465V
V
IN
= V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
-5
-150
1.3
V
CC
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
0.15
共模输入电压;
V
EE
+ 0.5
V
CMR
注1,2
注1 ：共模电压定义为V
IH
.
注2：对于单端应用中，最大输入电压为CLK和NCLK为V
CC
+ 0.3V.
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L
OW
S
KEW
, 1-
TO
-17
D
。微分
-
TO
-3.3V LVPECL F
ANOUT
B
UFFER
测试条件
PCLK
NPCLK
PCLK
NPCLK
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V, V
IN
= 0V
V
CC
= 3.465V, V
IN
= 0V
-5
-150
0.3
V
EE
+ 1.5
V
CCO
- 1.4
V
CCO
- 2.0
1
V
CC
V
CCO
- 1.0
V
CCO
- 1.7
0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
V
V
V
T
ABLE
4D 。 LVPECL DC
极特
,
V
CC
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
I
IH
I
IL
V
PP
V
CMR
V
OH
V
OL
参数
输入高电流
输入低电平电流
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
输出高电压;注3
输出低电压;注3
峰 - 峰值电压摆幅
0.6
V
摇摆
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLK ， nPCLK为V
CC
+ 0.3V.
注3 ：输出端接50
到V
CCO
- 2V.
T
ABLE
5. AC - C
极特
,
V
CC
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
最大
t
PD
参数
最大输出频率
传播延迟;注1
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
输出上升时间
输出下降时间
输出占空比
20 ％至80％ @ 50MHz的
20 ％至80％ @ 50MHz的
0
≤
≤ 266MHz的
300
300
48
50
≤ 500MHz的
1.3
测试条件
最低
典型
最大
500
2.5
50
250
700
700
52
53
单位
兆赫
ns
ps
ps
ps
ps
%
%
t
SK （ O）
t
SK （PP）的
t
R
t
F
ODC
266
≤
≤ 500MHz的
47
50
所有参数测量频率为500MHz ，除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在差分交叉点。
注4 ：该参数定义符合JEDEC标准65 。
8532AY-01
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5
REV 。 B 2001年8月9日
QQ：2881677436 复制
