初步
集成
电路
系统公司
ICS8521I
L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
F
EATURES
九HSTL输出
可选的差分CLK ， NCLK或LVPECL时钟输入
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， HSTL ， SSTL ， HCSL
PCLK ， nPCLK支持以下输入类型：
LVPECL ， CML ， SSTL
最大输出频率： 500MHz的
输出偏斜：为25ps （典型值）
部分到部分歪斜： 200PS （典型值）
传播延迟： 1.3ns （典型值）
V
OH
= 1.4V （最大）
3.3V内核， 1.8V输出工作电源电压
-40 ° C至85°C的工作环境温度
可在标准和无铅RoHS
兼容封装
G
ENERAL
D
ESCRIPTION
该ICS8521I是一种低歪斜， 1至9差模
到HSTL扇出缓冲器和的一员
HiPerClockS
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS8521I有两个SE-
lectable时钟输入。在CLK ， NCLK对可以
接受最标准的差分输入级。在PCLK ，
nPCLK对可以接受LVPECL ， CML ，或SSTL输入电平。
时钟使能内部同步以消除侏儒
在异步断言上的输出脉冲/
时钟的无效使能引脚。
IC
S
保证输出歪斜，部件到部件歪斜和交叉
电压特性使ICS8521I非常适合今天的
最先进的应用程序，如IA64和静态RAM 。
B
LOCK
D
IAGRAM
CLK_EN
CLK
NCLK
PCLK
NPCLK
CLK_SEL
D
Q
LE
0
1
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
nQ4
Q5
nQ5
Q6
nQ6
Q7
nQ7
Q8
nQ8
P
IN
A
SSIGNMENT
V
DDO
nQ2
Q2
nQ1
Q1
nQ0
Q0
V
DDO
32 31 30 29 28 27 26 25
V
DD
CLK
NCLK
CLK_SEL
PCLK
NPCLK
GND
CLK_EN
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
V
DDO
Q3
nQ3
Q4
nQ4
Q5
nQ5
V
DDO
ICS8521I
9 1 0 1 1 1 2 1 3 1 4 1 5 16
V
DDO
Q6
nQ6
Q7
nQ7
Q8
nQ8
V
DDO
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
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1
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集成
电路
系统公司
ICS8521I
L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
TYPE
动力
输入
输入
输入
输入
输入
动力
输入
动力
产量
产量
产量
产量
产量
产量
产量
产量
产量
上拉
下拉
上拉
下拉
下拉
上拉
描述
电源引脚。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
时钟选择输入。高电平时，选择PCLK ， nPCLK投入。
当低，选择CLK ， NCLK 。 LVTTL / LVCMOS接口电平。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
电源接地。
同步时钟使能。高电平时，时钟输出跟踪
时钟输入。低电平时， Q输出强制为低电平，输出NQ
被迫高。 LVCMOS / LVTTL接口电平。
输出电源引脚。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8
9, 16, 17,
24, 25, 32
10, 11
12, 13
14, 15
18, 19
2 0, 21
22, 23
26, 27
28, 29
30, 31
名字
V
DD
CL
NCL
CLK_SEL
PCLK
NPCLK
GND
CLK_EN
V
DDO
nQ8 ， Q8
nQ7 ， Q7
nQ6 ， Q6
nQ5 ， Q5
nQ4 ， Q4
nQ3 Q3
NQ2 ， Q2
NQ1 ， Q1
nQ0 ， Q0
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
输入
输出
选定采购
CLK ， NCLK
PCLK ， nPCLK
CLK ， NCLK
Q0:Q8
残疾人;低
残疾人;低
启用
nQ0 ： nQ8
残疾人; HIGH
残疾人; HIGH
启用
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
CLK_EN
0
0
1
CLK_SEL
0
1
0
1
1
PCLK ， nPCLK
启用
启用
CLK_EN开关后，时钟输出被禁用或启用下面的上升沿和下降沿的输入时钟边沿
如图
图1
.
在主动模式下，输出的状态是在CLK ， NCLK和PCLK ， nPCLK输入的函数，如描述
在表3B中。
NCLK ， nPCLK
CLK ， PCLK
残
启用
CLK_EN
nQ0 ： nQ8
Q0:Q8
F
IGURE
1. CLK_EN牛逼
即时通信
D
IAGRAM
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK或PCLK
0
1
0
1
偏见;注1
偏见;注1
NCLK或nPCLK
1
0
偏见;注1
偏见;注1
0
1
Q0:Q8
低
高
低
高
高
低
输出
nQ0 ： nQ8
高
低
高
低
低
高
输入到输出模式
差分至差分
差分至差分
单端至差分
单端至差分
单端至差分
单端至差分
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
注1 ：请参考应用信息"Wiring差分输入接受单端Levels" 。
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OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
DD
V
DDO
I
DD
参数
电源电压
输出电源电压
电源电流
测试条件
最低
3.135
1.6
典型
3.3
1.8
60
最大
3.465
2.0
单位
V
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
CLK_EN ， CLK_SEL
CLK_EN ， CLK_SEL
CLK_EN
CLK_SEL
CLK_EN
CLK_SEL
V
IN
= V
DD
= 3.465V
V
IN
= V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
-150
-5
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
5
150
单位
V
V
A
A
A
A
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
CLK
NCLK
CLK
NCLK
测试条件
V
IN
= V
DD
= 3.465V
V
IN
= V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
-5
-150
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
0.15
共模输入电压;
V
CMR
0.5
注1,2
注1 ：对于单端应用，最大输入电压为CLK和NCLK为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
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KEW
, 1-
TO
-9
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
测试条件
PCLK
NPCLK
PCLK
NPCLK
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
1
V
DD
最低
典型
最大
150
5
单位
A
A
A
A
V
V
T
ABLE
4D 。 LVPECL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
峰 - 峰值输入电压
0.3
共模输入电压;
V
CMR
1.5
注1,2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLK和nPCLK为V
DD
+ 0.3V.
T
ABLE
4E 。 HSTL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号参数
输出高电压;
V
OH
注1
输出低电压;
V
OL
注1
V
OX
V
摇摆
输出电压交叉
测试条件
最低
1.0
0
40 ％ ×（ V
OH
- V
OL
) + V
OL
0.6
典型
最大
1.4
0.4
60 ％× （V
OH
- V
OL
) + V
OL
1.1
单位
V
V
V
V
峰 - 峰值
输出电压摆幅
注1 ：输出端接50
Ω
到地面。
T
ABLE
5. AC - C
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
f
最大
t
PD
t
SK （ O）
t
SK （PP）的
t
R
/ t
F
参数
输出频率
传播延迟;注1
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
输出上升/下降时间
20 ％至80％ @ 50MHz的
300
≤ 250MHz的
1.3
25
200
700
测试条件
最低
典型
最大
500
单位
MH
ns
ps
ps
ps
%
OD
输出占空比
50
所有测量参数在250MHz时，除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
从V测
DD
/ 2到输出差分交点为单端输入电平。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在差分交叉点。
注4 ：该参数定义符合JEDEC标准65 。
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TO
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D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
F
EATURES
九HSTL输出
可选的差分CLK ， NCLK或LVPECL时钟输入
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， HSTL ， SSTL ， HCSL
PCLK ， nPCLK支持以下输入类型：
LVPECL ， CML ， SSTL
最大输出频率： 500MHz的
输出偏斜：为25ps （典型值）
部分到部分歪斜： 200PS （典型值）
传播延迟： 1.3ns （典型值）
V
OH
= 1.4V （最大）
3.3V内核， 1.8V输出工作电源电压
-40 ° C至85°C的工作环境温度
可在标准和无铅RoHS
兼容封装
G
ENERAL
D
ESCRIPTION
该ICS8521I是一种低歪斜， 1至9差模
到HSTL扇出缓冲器和的一员
HiPerClockS
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS8521I有两个SE-
lectable时钟输入。在CLK ， NCLK对可以
接受最标准的差分输入级。在PCLK ，
nPCLK对可以接受LVPECL ， CML ，或SSTL输入电平。
时钟使能内部同步以消除侏儒
在异步断言上的输出脉冲/
时钟的无效使能引脚。
IC
S
保证输出歪斜，部件到部件歪斜和交叉
电压特性使ICS8521I非常适合今天的
最先进的应用程序，如IA64和静态RAM 。
B
LOCK
D
IAGRAM
CLK_EN
CLK
NCLK
PCLK
NPCLK
CLK_SEL
D
Q
LE
0
1
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
nQ4
Q5
nQ5
Q6
nQ6
Q7
nQ7
Q8
nQ8
P
IN
A
SSIGNMENT
V
DDO
nQ2
Q2
nQ1
Q1
nQ0
Q0
V
DDO
32 31 30 29 28 27 26 25
V
DD
CLK
NCLK
CLK_SEL
PCLK
NPCLK
GND
CLK_EN
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
V
DDO
Q3
nQ3
Q4
nQ4
Q5
nQ5
V
DDO
ICS8521I
9 1 0 1 1 1 2 1 3 1 4 1 5 16
V
DDO
Q6
nQ6
Q7
nQ7
Q8
nQ8
V
DDO
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
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L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
TYPE
动力
输入
输入
输入
输入
输入
动力
输入
动力
产量
产量
产量
产量
产量
产量
产量
产量
产量
上拉
下拉
上拉
下拉
下拉
上拉
描述
电源引脚。
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
时钟选择输入。高电平时，选择PCLK ， nPCLK投入。
当低，选择CLK ， NCLK 。 LVTTL / LVCMOS接口电平。
非INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
电源接地。
同步时钟使能。高电平时，时钟输出跟踪
时钟输入。低电平时， Q输出强制为低电平，输出NQ
被迫高。 LVCMOS / LVTTL接口电平。
输出电源引脚。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
差分输出对。 HSTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8
9, 16, 17,
24, 25, 32
10, 11
12, 13
14, 15
18, 19
2 0, 21
22, 23
26, 27
28, 29
30, 31
名字
V
DD
CL
NCL
CLK_SEL
PCLK
NPCLK
GND
CLK_EN
V
DDO
nQ8 ， Q8
nQ7 ， Q7
nQ6 ， Q6
nQ5 ， Q5
nQ4 ， Q4
nQ3 Q3
NQ2 ， Q2
NQ1 ， Q1
nQ0 ， Q0
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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, 1-
TO
-9
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
输入
输出
选定采购
CLK ， NCLK
PCLK ， nPCLK
CLK ， NCLK
Q0:Q8
残疾人;低
残疾人;低
启用
nQ0 ： nQ8
残疾人; HIGH
残疾人; HIGH
启用
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
CLK_EN
0
0
1
CLK_SEL
0
1
0
1
1
PCLK ， nPCLK
启用
启用
CLK_EN开关后，时钟输出被禁用或启用下面的上升沿和下降沿的输入时钟边沿
如图
图1
.
在主动模式下，输出的状态是在CLK ， NCLK和PCLK ， nPCLK输入的函数，如描述
在表3B中。
NCLK ， nPCLK
CLK ， PCLK
残
启用
CLK_EN
nQ0 ： nQ8
Q0:Q8
F
IGURE
1. CLK_EN牛逼
即时通信
D
IAGRAM
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK或PCLK
0
1
0
1
偏见;注1
偏见;注1
NCLK或nPCLK
1
0
偏见;注1
偏见;注1
0
1
Q0:Q8
低
高
低
高
高
低
输出
nQ0 ： nQ8
高
低
高
低
低
高
输入到输出模式
差分至差分
差分至差分
单端至差分
单端至差分
单端至差分
单端至差分
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
注1 ：请参考应用信息"Wiring差分输入接受单端Levels" 。
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。微分
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TO
-HSTL F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
DD
V
DDO
I
DD
参数
电源电压
输出电源电压
电源电流
测试条件
最低
3.135
1.6
典型
3.3
1.8
60
最大
3.465
2.0
单位
V
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
CLK_EN ， CLK_SEL
CLK_EN ， CLK_SEL
CLK_EN
CLK_SEL
CLK_EN
CLK_SEL
V
IN
= V
DD
= 3.465V
V
IN
= V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
-150
-5
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
5
150
单位
V
V
A
A
A
A
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
CLK
NCLK
CLK
NCLK
测试条件
V
IN
= V
DD
= 3.465V
V
IN
= V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
-5
-150
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
0.15
共模输入电压;
V
CMR
0.5
注1,2
注1 ：对于单端应用，最大输入电压为CLK和NCLK为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
8521BYI
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4
REV 。一2005年11月17日
初步
集成
电路
系统公司
ICS8521I
L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
测试条件
PCLK
NPCLK
PCLK
NPCLK
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
1
V
DD
最低
典型
最大
150
5
单位
A
A
A
A
V
V
T
ABLE
4D 。 LVPECL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
峰 - 峰值输入电压
0.3
共模输入电压;
V
CMR
1.5
注1,2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLK和nPCLK为V
DD
+ 0.3V.
T
ABLE
4E 。 HSTL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号参数
输出高电压;
V
OH
注1
输出低电压;
V
OL
注1
V
OX
V
摇摆
输出电压交叉
测试条件
最低
1.0
0
40 ％ ×（ V
OH
- V
OL
) + V
OL
0.6
典型
最大
1.4
0.4
60 ％× （V
OH
- V
OL
) + V
OL
1.1
单位
V
V
V
V
峰 - 峰值
输出电压摆幅
注1 ：输出端接50
Ω
到地面。
T
ABLE
5. AC - C
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
f
最大
t
PD
t
SK （ O）
t
SK （PP）的
t
R
/ t
F
参数
输出频率
传播延迟;注1
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
输出上升/下降时间
20 ％至80％ @ 50MHz的
300
≤ 250MHz的
1.3
25
200
700
测试条件
最低
典型
最大
500
单位
MH
ns
ps
ps
ps
%
OD
输出占空比
50
所有测量参数在250MHz时，除非另有说明。
注1 ：从差动输入交叉点到差动输出交叉点测定。
从V测
DD
/ 2到输出差分交点为单端输入电平。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在差分交叉点。
注4 ：该参数定义符合JEDEC标准65 。
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5
REV 。一2005年11月17日
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