集成
电路
系统公司
ICS8516I
L
OW
S
KEW
, 1-
TO
-16
D
。微分
-
TO
-LVDS
LOCK
D
ISTRIBUTION
C
HIP
F
EATURES
16路差分LVDS输出
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
最大输出频率： 700MHz的
任何转换差分输入信号（ LVPECL ， LVHSTL ，
SSTL ， DCM ）以LVDS电平，无需外部偏置网络
任何转换单端输入信号LVDS
与NCLK输入电阻偏置
多路输出使能输入禁用未使用
在减少扇出的应用程序输出
LVDS兼容
输出偏斜： 65ps （最大）
部分到部分偏斜： 550ps （最大）
传播延迟： 2.4ns （最大值）
工作电压3.3V
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS8516I是一种低歪斜，高性能
1至16差分至LVDS时钟分配
HiPerClockS
芯片和HiPerClock 的成员
S
系列高性能时钟解决方案
从ICS 。该ICS8516I CLK ， NCLK对可以
接受任何差分输入电平，并将其转换为
3.3V LVDS输出电平。采用低电压差分
信号（LVDS ） ，在ICS8516I提供了一个低功耗，低
噪声，点至点的溶液用于分配时钟信号的
在100Ω的阻抗受控。
ICS
双输出使能输入允许ICS8516I在使用
一个1到16或1到8个输入/输出模式。保证出力
而部分对部分歪斜规格进行ICS8516I理想
对于那些要求明确定义的应用程序的性能
和可重复性。
B
LOCK
D
IAGRAM
CLK
NCLK
P
IN
A
SSIGNMENT
Q9
nQ9
Q8
nQ8
GND
OE2
OE1
GND
nQ7
Q7
nQ6
Q6
48 47 46 45 44 43 42 41 40 39 38 37
1
2
3
4
5
6
7
8
9
10
11
12
13 14 15 16 17 18 19 20 21 22 23 24
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
nQ4
Q5
nQ5
Q6
nQ6
Q7
nQ7
Q15
nQ15
Q14
nQ14
Q13
nQ13
Q12
nQ12
Q11
nQ11
Q10
nQ10
Q9
nQ9
Q8
nQ8
V
DD
nQ5
Q5
nQ4
Q4
V
DD
GND
nQ3
Q3
nQ2
Q2
V
DD
ICS8516I
36
35
34
33
32
31
30
29
28
27
26
25
V
DD
nQ10
Q10
nQ11
Q11
V
DD
GND
nQ12
Q12
nQ13
Q13
V
DD
OE1
OE2
48引脚LQFP
采用7mm x 7mm X 1.4毫米体封装
Y封装
顶视图
8516FYI
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1
nQ14
Q14
nQ15
Q15
GND
CLK
NCLK
GND
Q0
nQ0
Q1
nQ1
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电路
系统公司
ICS8516I
L
OW
S
KEW
, 1-
TO
-16
D
。微分
-
TO
-LVDS
LOCK
D
ISTRIBUTION
C
HIP
TYPE
动力
产量
产量
动力
产量
产量
产量
产量
输入
输入
产量
产量
产量
产量
产量
产量
产量
产量
上拉
下拉
描述
正电源引脚。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
电源接地。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
INVER婷差分时钟输入。
非INVER婷差分时钟输入。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 6, 12,
25, 31, 36
2, 3
4, 5
7, 17, 20,
30, 41, 44
8, 9
10, 11
13, 14
15, 16
18
19
21, 22
23, 24
26, 27
28, 29
32, 33
34, 35
37, 38
39, 40
名字
V
DD
nQ5 ， Q5
nQ4 ， Q4
GND
nQ3 ， Q3
NQ2 ， Q2
NQ1 ， Q1
nQ0 ， Q0
NCLK
CLK
Q15 ， nQ15
Q14 ， nQ14
Q13 ， nQ13
Q12 ， nQ12
Q11 ， nQ11
Q10 ， nQ10
Q9 ， nQ9
Q8 ， nQ8
差分输出对。 LVDS接口的水平。
输出使能。 OE2控制输出Q8 ， nQ8通Q15 ， nQ15 ;
OE1控制输出Q0 ， nQ0通Q7 ， nQ7 。
42, 43
OE2 ， OE1
输入
上拉
LVCMOS / LVTTL接口电平。
差分输出对。 LVDS接口的水平。
45, 46
nQ7 ， Q7
产量
47, 48
nQ6 ， Q6
产量
差分输出对。 LVDS接口的水平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
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2
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L
OW
S
KEW
, 1-
TO
-16
D
。微分
-
TO
-LVDS
LOCK
D
ISTRIBUTION
C
HIP
测试条件
最低
典型
4
51
51
4
最大
单位
pF
K
K
pF
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
OE1
0
1
0
1
OE2
0
0
1
1
Q0:Q7
喜
活跃
喜
活跃
nQ0 ： nQ7
喜
活跃
喜
活跃
输出
Q8:Q15
喜
喜
活跃
活跃
nQ8 ： nQ15
喜
喜
活跃
活跃
在主动模式下，输出的状态是，如表3B中所描述的CLK和NCLK输入的函数。
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK
0
1
0
1
偏见;注1
偏见;注1
NCLK
1
0
偏见;注1
偏见;注1
0
1
输出
Q0:Q15
nQ0 ： nQ15
低
高
高
低
高
高
低
低
高
低
低
高
输入到输出模式
差分至差分
差分至差分
单端至差分
单端至差分
单端至差分
单端至差分
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
注1 ：请参见应用信息部分， "Wiring的差分输入接受单端Levels" 。
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3
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L
OW
S
KEW
, 1-
TO
-16
D
。微分
-
TO
-LVDS
LOCK
D
ISTRIBUTION
C
HIP
4.6V
-0.5V到V
DD
+ 0.5V
10mA
15mA
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。功能
产物在这些条件下或任何有条件的操作
超越那些在上市系统蒸发散
DC特性
or
AC
特征
是不是暗示。暴露在绝对马克西
妈妈额定值条件下长时间可能会影响的精良
UCT可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
DD
I
DD
参数
正电源电压
静态电源电流
R
L
= 100
空载
测试条件
最低
3.135
典型
3.3
最大
3.465
185
80
单位
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
OE1 ， OE2
OE1 ， OE2
OE1 ， OE2
OE1 ， OE2
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
-150
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
5
单位
V
V
A
A
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
CLK
NCLK
CLK
NCLK
测试条件
V
IN
= V
DD
= 3.465V
V
IN
= V
DD
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰电压
0.15
共模输入电压;
V
CMR
GND + 0.5
注1,2
注1 ：对于单端应用，最大输入电压为CLK ， NCLK为V
DD
+ 0.3V.
注2 ：共模电压定义AST V
IH
.
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S
KEW
, 1-
TO
-16
D
。微分
-
TO
-LVDS
LOCK
D
ISTRIBUTION
C
HIP
测试条件
最低
250
1.125
-10
-1
典型
400
1.4
最大
600
50
1.6
50
+10
+1
-5.5
-12
单位
mV
mV
V
mV
A
A
mA
mA
T
ABLE
4D 。 LVDS DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
OD
V
OD
V
OS
V
OS
I
OZ
I
关闭
I
OSD
I
OS
/I
OSB
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
高阻抗漏电流
关机泄漏
差分输出肖尔吨短路电流
输出肖尔吨短路电流
T
ABLE
5. AC - C
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
f
最大
t
PD
参数
输出频率
传播延迟;注1
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
输出上升/下降时间
输出占空比
输出使能时间;注5：
输出禁止时间;注5：
20 ％至80％
≤ 600MHz的
50
45
1.6
2.0
测试条件
最低
典型
最大
700
2.4
65
550
600
55
5
5
单位
兆赫
ns
ps
ps
ps
%
ns
ns
t
SK （ O）
t
SK （PP）的
t
R
/t
F
ODC
t
PZL
, t
PZH
t
PLZ
, t
PHZ
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在差分交叉点。
注4 ：该参数定义符合JEDEC标准65 。
注5 ：这些参数由特性保证。在生产中测试。
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5
REV 。一2004年7月30日
QQ：2881677436 复制
