初步
集成
电路
系统公司
ICS844004I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVDS F
Characteristic低频
S
YNTHESIZER
F
EATURES
4路LVDS输出
可选的晶体振荡器接口
或LVCMOS / LVTTL单端输入
支持下列输出频率： 156.25MHz ，
125MHz的，中的62.5MHz
VCO范围：为560MHz - 680MHz的
RMS相位抖动@ 156.25MHz ，使用25MHz晶体
（ 1.875MHz - 20MHz的） ： 0.41ps （典型值）
全3.3V或2.5V电源模式
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS844004I - 01是一款4输出的LVDS合成
优化生成以太网参考时钟
HiPerClockS
的频率，并且是HiPerClocks的成员
TM
家族高性能时钟解决方案
ICS 。使用25MHz的18pF之并联谐振晶体，
可以基于2产生以下频率
频率选择引脚（ F_SEL [ 1 ： 0 ] ） ： 156.25MHz ， 125MHz的和
中的62.5MHz 。该ICS844004I -01采用ICS “ 3
rd
GENERATION
低相位噪声的VCO技术，能实现<1ps
典型RMS相位抖动，轻松满足以太网抖动
要求。该ICS844004I -01封装在一个小24-
引脚TSSOP封装。
ICS
F
Characteristic低频
S
ELECT
F
油膏
T
ABLE
F_SEL1 F_SEL0
0
0
1
1
0
1
0
1
M分频器
价值
25
25
25
25
N分频器
价值
4
5
10
未使用
M / N分频器
价值
6.25
5
2.5
产量
频率
（ 25MHz的参考文献）。
156.5
125
62.5
未使用
P
IN
A
SSIGNMENT
nQ1
Q1
V
DD
o
Q0
nQ0
MR
nPLL_SEL
nc
V
DDA
F_SEL0
V
DD
F_SEL1
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
nQ2
Q2
V
DDO
Q3
nQ3
GND
V
DD
nXTAL_SEL
TEST_CLK
GND
XTAL_IN
XTAL_OUT
ICS844004I-01
B
LOCK
D
IAGRAM
F_SEL [1 ：0]的
下拉
nPLL_SEL
下拉
TEST_CLK
下拉
25MHz
2
24引脚TSSOP
4.40毫米X 7.8毫米X 0.92毫米
包体
G封装
顶视图
Q0
1
F_SEL [1 ：0]的
0 0 ÷4
0 1 ÷5
1 0 ÷10
1未使用
nQ0
Q1
nQ1
1
XTAL_IN
OSC
XTAL_OUT
nXTAL_SEL
下拉
0
相
探测器
VCO
625MHz
(w/25MHz
参考）
0
Q2
nQ2
M = 25 （固定）
Q3
nQ3
MR
下拉
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
844004AGI-01
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集成
电路
系统公司
ICS844004I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVDS F
Characteristic低频
S
YNTHESIZER
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2
3, 22
4, 5
6
名字
NQ1 ， Q1
V
DDO
Q0 ， nQ0
MR
TYPE
产量
动力
OUPUT
输入
描述
差分输出对。 LVDS接口的水平。
输出电源引脚。
差分输出对。 LVDS接口的水平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
下拉
变高。当逻辑低电平时，内部分隔和输出是
启用。 LVCMOS / LVTTL接口电平。
PLL和TEST_CLK作为输入给除法器之间进行选择。当
下拉低，选择锁相环（ PLL使能） 。当HIGH ，取消选择的参考时钟
（ PLL旁路） 。 LVCMOS / LVTTL接口电平。
无连接。
模拟电源引脚。
下拉频率选择引脚。 LVCMOS / LVTTL接口电平。
核心供电引脚。
并联谐振CR石英晶体界面。 XTAL_OUT是输出，
XTAL_IN是输入。
电源接地。
下拉LVCMOS / LVTTL时钟输入。
CR石英晶体或TEST_CLK投入作为PLL的参考与选择
下拉来源。选择低时， XTAL输入。选择TEST_CLK HIGH的时候。
LVCMOS / LVTTL接口电平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
7
8
9
10, 12
11, 18
13, 14
1 5, 19
16
17
20, 21
23, 24
nPLL_SEL
nc
V
DDA
F_SEL0,
F_SEL1
V
DD
XTAL_OUT ，
XTAL_IN
GND
TEST_CLK
nXTAL_SEL
nQ3 ， Q3
Q2 ， NQ2
输入
未使用
动力
输入
动力
输入
动力
输入
输入
产量
产量
注意：
下拉
指的是内部的输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
下拉
参数
输入电容
输入下拉电阻
测试条件
最低
典型
4
51
最大
单位
pF
kΩ
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F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVDS F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
CC
+ 0.5V
10mA
15mA
70 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
3A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ± 5 ％ ， TA = -40°C
TO
85°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
待定
待定
待定
最大
3.465
3.465
3.465
单位
V
V
V
mA
mA
mA
T
ABLE
3B 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 2.5V ± 5 ％ ， TA = -40°C
TO
85°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
2.375
2.375
2.375
典型
2.5
2.5
2.5
待定
待定
待定
最大
2.625
2.625
2.625
单位
V
V
V
mA
mA
mA
T
ABLE
3C 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V±5%
OR
2.5V ± 5 ％ ， TA = -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入低电压
输入
HIGH CURRENT
输入
低电流
TEST_CLK ， MR，
F_SEL0 ， F_SEL1 ，
nPLL_SEL ， nXTAL_SEL
TEST_CLK ， MR，
F_SEL0 ， F_SEL1 ，
nPLL_SEL ， nXTAL_SEL
测试条件
V
DD
= 3.3V
V
DD
= 2.5V
V
DD
= 3.3V
V
DD
= 2.5V
V
DD
= V
IN
= 3.465或2.5V
V
DD
= 3.465V或2.5V ，
V
IN
= 0V
最小典型
2
1.7
-0.3
-0.3
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
0.7
150
单位
V
V
V
V
A
I
IL
-150
A
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C
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-
TO
-
LVDS F
Characteristic低频
S
YNTHESIZER
T
ABLE
3D 。 LVDS DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ± 5 ％ ， TA = -40°C
TO
85°C
符号
V
OD
Δ
V
OD
V
OS
Δ
V
OS
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
测试条件
最低
典型
350
40
1.4
50
最大
单位
mV
mV
V
mV
T
ABLE
3E 。 LVDS DC
极特
,
V
DD
= V
DDA
= V
DDO
= 2.5V ± 5 ％ ， TA = -40°C
TO
85°C
符号
V
OD
Δ
V
OD
V
OS
Δ
V
OS
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
测试条件
最低
典型
350
40
1.2
50
最大
单位
mV
mV
V
mV
T
ABLE
4. C
RYSTAL
C
极特
参数
振荡模式
频率
等效串联电阻（ESR ）
旁路电容
驱动电平
注：使用一个18pF之并联谐振晶体特征。
22.4
测试条件
最低
典型
25
最大
27.2
50
7
1
单位
兆赫
Ω
pF
mW
基本
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4
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锁
C
RYSTAL
-
TO
-
LVDS F
Characteristic低频
S
YNTHESIZER
测试条件
F_SEL [1： 0] = 00
F_SEL [1： 0] = 01
F_SEL [1：0 ] = 10
最低
典型
156.5
125
62.5
待定
156.25MHz ， （ 1.875MHz - 为20MHz ）
0.41
0.44
0.47
450
125MHz的， （ 1.875MHz - 为20MHz ）
中的62.5MHz （ 1.875MHz - 为20MHz ）
20 ％至80％
最大
单位
兆赫
兆赫
兆赫
ps
ps
ps
ps
ps
%
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ± 5 ％ ， TA = -40°C
TO
85°C
符号
f
OUT
参数
输出频率
输出偏斜;注： 1 ， 2
RMS相位抖动（随机） ;
注3
输出上升/下降时间
t
SK （ O）
t
JIT （ φ ）
t
R
/ t
F
ODC
输出占空比
50
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注2 ：此参数定义符合JEDEC标准65 。
注3 ：请参考相位噪声图。
T
ABLE
5B 。 AC - C
极特
,
V
DD
= V
DDA
= V
DDO
= 2.5V ± 5 ％ ， TA = -40°C
TO
85°C
符号
f
OUT
参数
输出频率
输出偏斜;注： 1 ， 2
156.25MHz ， （ 1.875MHz - 为20MHz ）
RMS相位抖动（随机） ;
注3
输出上升/下降时间
125MHz的， （ 1.875MHz - 为20MHz ）
中的62.5MHz （ 1.875MHz - 为20MHz ）
t
R
/ t
F
20 ％至80％
测试条件
F_SEL [1： 0] = 00
F_SEL [1： 0] = 01
F_SEL [1：0 ] = 10
最低
典型
156.5
125
62.5
待定
0.41
0.44
0.47
480
最大
单位
MH
兆赫
兆赫
ps
ps
ps
ps
ps
%
t
SK （ O）
t
JIT （ φ ）
ODC
输出占空比
50
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注2 ：此参数定义符合JEDEC标准65 。
注3 ：请参考相位噪声图。
844004AGI-01
www.icst.com/products/hiperclocks.html
5
REV 。一个2005年6月15日
QQ：2880707522 复制
