初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
F
EATURES
对两家银行，一家银行三LVDS输出，一组LVDS
对与B银行有2 LVDS输出的双
使用19.53125MHz或25MHz晶振，两个输出
银行能为625MHz的， 312.5MHz可独立设置，
156.25MHz和125MHz的
可选的晶体振荡器接口或LVCMOS / LVTTL
单端输入
VCO范围： 490MHz到680MHz的
RMS相位抖动@ 156.25MHz （ 1.875MHz - 20MHz的） ：
0.56ps （典型值）
3.3V输出电源模式
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS844003I - 01是3的差分LVDS输出
合成器设计成产生以太网为参考
HiPerClockS
EnCE的时钟频率，并且是在一个构件
HiPerClocks 系列高性能时钟
从IC解决方案。使用19.53125MHz或
为25MHz ， 18pF之并联谐振晶体，以下frequen-
可以基于4个频率的设置来产生连锁商店
选择引脚（ DIV_SEL [ A1 ： A0 ] ， DIV_SEL [ B1 ： B0 ] ） ： 625MHz的，
312.5MHz ， 156.25MHz和125MHz的。该844003I - 01有2个
输出银行，银行A以1差分LVDS输出端，
B组有2个差分LVDS输出对。
ICS
这两家银行都有自己的专用频率选择
销，并且可以对频率进行独立设定men-
tioned以上。该ICS844003I -01采用ICS “第三代
低相位噪声VCO技术，能够实现1PS或
较低的典型均方根相位抖动，轻松满足以太网抖动
要求。该ICS844003I -01封装在一个小
24引脚TSSOP封装。
P
IN
A
SSIGNMENT
DIV_SELB0
VCO_SEL
MR
V
DDO
_
A
QA0
nQA0
CLK_ENB
CLK_ENA
FB_DIV
V
DDA
V
DD
DIV_SELA0
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
DIV_SELB1
V
DDO
_
B
QB0
nQB0
QB1
nQB1
XTAL_SEL
TEST_CLK
XTAL_IN
XTAL_OUT
GND
DIV_SELA1
B
LOCK
D
IAGRAM
CLK_ENA
上拉
DIV_SELA [1 ：0]的
上拉
VCO_SEL
上拉
ICS844003I-01
24引脚TSSOP
4.40毫米X 7.8毫米X 0.92毫米
包体
G封装
顶视图
QA0
0
00
01
10
11
÷1
÷2
÷3
÷4
（默认）
TEST_CLK
下拉
nQA0
0
XTAL_IN
OSC
XTAL_OUT
XTAL_SEL
上拉
1
相
探测器
VCO
1
QB0
FB_DIV
0 = 25 ÷ （默认）
1 = ÷32
00
01
10
11
÷2
÷4
÷5
÷8
（默认）
nQB0
QB1
nQB1
FB_DIV
下拉
DIV_SELB [1 ：0]的
上拉
MR
下拉
CLK_ENB
上拉
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
844003AGI-01
www.icst.com/products/hiperclocks.html
1
REV 。一个2005年5月31日
初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
TYPE
描述
司选择引脚为银行B.默认=高。
上拉
LVCMOS / LVTTL接口电平。请参阅表3C 。
VCO选择引脚。当低时，PLL被旁路，晶体参考
或TEST_CLK （取决于XTAL_SEL设定）被直接传递到
上拉
输出分频器。有一个内部上拉电阻使PLL没有绕过
在默认情况下。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
下拉变高。当逻辑低电平时，内部分隔和输出是
启用。有一个内部下拉电阻使电默认状态
产出和分频器使能。 LVCMOS / LVTTL接口电平。
输出电源引脚银行A输出。
差分输出对。 LVDS接口的水平。
同步时钟使能为银行B输出。高电平有效输出使能。
当逻辑高电平时，输出一对在银行B被启用。当逻辑LOW时，
在QB输出为低电平， NQB输出为高。有一个内部
上拉电阻使输出的默认电状态已启用。
LVCMOS / LVTTL接口电平。参见图1 。
同步时钟使能为银行A输出。高电平有效输出使能。
当逻辑高电平时，输出对在A银行已启用。当逻辑LOW时，
质量保证输出为低电平和NQA输出为高电平。具有内部上拉
电阻使输出的默认电状态已启用。
LVCMOS / LVTTL接口电平。参见图1 。
反馈鸿沟选择。当低（默认值） ，反馈分压器设置
对于÷ 25 。当HIGH ，反馈分频器设置为÷ 32 。
LVCMOS / LVTTL接口电平。见表3D 。
模拟电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1,
24
2
名字
DIV_SELB0,
DIV_SELB1
VCO_SEL
输入
输入
3
MR
输入
4
5, 6
V
DDO_A
QA0 ， nQA0
动力
OUPUT
7
CLK_ENB
输入
上拉
8
CLK_ENA
输入
上拉
9
10
11
12,
13
14
15, 16
FB_DIV
V
DDA
V
DD
DIV_SELA0,
DIV_SELA1
GND
XTAL_OUT ，
XTAL_IN
TEST_CLK
输入
动力
动力
输入
动力
输入
下拉
17
输入
18
19, 20
21, 22
XTAL_SEL
nQB1 ， QB1
nQB0 ， QB0
输入
产量
产量
核心供电引脚。
司选择引脚为银行A.默认值= HIGH 。
上拉
LVCMOS / LVTTL接口电平。请参阅表3C 。
电源接地。
并联谐振晶体界面。 XTAL_OUT是输出， XTAL_IN是
的输入。 XTAL_IN也是超速脚，如果你想在过载
晶体电路与单端的参考时钟。
单端参考时钟输入。有一个内部下拉电阻来
下拉默认拉到低电平状态。可以离开，如果使用晶体界面浮动。
LVCMOS / LVTTL接口电平。
水晶选择引脚。单端TEST_CLK或晶体之间的选择
界面。有一个内部上拉电阻使晶体界面选择
上拉
在默认情况下。 LVCMOS / LVTTL接口电平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
动力
输出电源引脚银行B输出。
23
V
DDO_B
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
下拉
R
上拉
844003AGI-01
参数
输入电容
输入下拉电阻
输入上拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
www.icst.com/products/hiperclocks.html
2
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初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
M / N
乘法
因素
25
12.5
12.500
8.333
6.25
6.25
6.25
32
16
16
10.667
8
8
8
QA0/nQA0
产量
频率
（兆赫）
62 5
312.5
250
187.5
156.25
150
125
622.08
311.04
250
200
155.52
150
12 5
T
ABLE
3A 。 B
ANK
A F
Characteristic低频
T
ABLE
输入
晶振频率
（兆赫）
25
25
20
22.5
25
24
20
19.44
19.44
15.625
18.75
19.44
18.75
15.625
FB_DIV
0
0
0
0
0
0
0
1
1
1
1
1
1
1
DIV_SELA1 DIV_SELA0
0
0
0
1
1
1
1
0
0
0
1
1
1
1
0
1
1
0
1
1
1
0
1
1
0
1
1
1
反馈
分频器
25
25
25
25
25
25
25
32
32
32
32
32
32
32
银行
输出分频器
1
2
2
3
4
4
4
1
2
2
3
4
4
4
T
ABLE
3B. B
ANK
B不
Characteristic低频
T
ABLE
输入
晶振频率
（兆赫）
25
20
25
24
20
25
25
24
20
19.44
15.625
19.44
18.75
15.625
15.625
19.44
18.75
15.625
844003AGI-01
FB_DIV
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
DIV_SELB1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
DIV_SELB0
0
0
1
1
1
0
1
1
1
0
0
1
1
1
0
1
1
1
反馈
分频器
25
25
25
25
25
25
25
25
25
32
32
32
32
32
32
32
32
32
B组
输出分频器
2
2
4
4
4
5
8
8
8
2
2
4
4
4
5
8
8
8
M / N
乘法
因素
12.5
12.5
6.25
6.25
6.25
5
3.125
3.125
3.125
16
16
8
8
8
6.4
4
4
4
QB0/nQB0
产量
频率
（兆赫）
312.5
250
156.25
150
12 5
125
78.125
75
62.5
311.04
250
155.52
150
12 5
100
77.76
75
62.5
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3
初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
输出
QA ， NQA
÷1
÷2
÷3
÷4 （默认）
输入
DIV_SELB1
0
0
1
1
DIV_SELB0
0
1
0
1
输出
QBX ， nQBx
÷2
÷4
÷5
÷ 8 （默认）
T
ABLE
3C 。
安输出
B
ANK
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
DIV_SELA1
0
0
1
1
DIV_SELA0
0
1
0
1
T
ABLE
3D 。 F
EEDBACK
D
IVIDER
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
FB_DIV
0
1
反馈鸿沟
÷25
÷32
残
启用
TEST_CLK
CLK_ENx
nQA0,
nQB0 ： nQB1
QA0,
QB0 ： QB1
F
IGURE
1. CLK_EN牛逼
即时通信
D
IAGRAM
T
ABLE
3E 。 CLK_ENA S
ELECT
F
油膏
T
ABLE
输入
CLK_ENA
0
1
QA0
低
活跃
输出
nQA0
高
活跃
T
ABLE
3F 。 CLK_ENB S
ELECT
F
油膏
T
ABLE
输入
CLK_ENB
0
1
低
活跃
输出
QB0 ： QB1
nQB0 ： nQB1
高
活跃
844003AGI-01
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4
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初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
DD
+ 0.5V
10mA
15mA
70 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO_A
= V
DDO_B
= 3.3V ± 5 ％ ， TA = -40°C
TO
85°C
符号
V
DD
V
DDA
V
DDO_A ，B
I
DD
I
DDA
I
DDO_A ，B
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
102
10
50
最大
3.465
3.465
3.465
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO_A
= V
DDO_B
= 3.3V ± 5 ％ ， TA = -40°C
TO
85°C
符号
V
IH
V
IL
参数
输入高电压
输入低电压
输入
HIGH CURRENT
TEST_CLK ， MR， FB_DIV
DIV_SELB0 ， DIV_SELB1 ，
DIV_SELA0 ， DIV_SELA1 ，
VCO_SEL ， XTAL_SEL ，
CLK_ENA ， CLK_ENB
TEST_CLK ， MR， FB_DIV
DIV_SELB0 ， DIV_SELB1 ，
DIV_SELA0 ， DIV_SELA1 ，
VCO_SEL ， XTAL_SEL ，
CLK_ENA ， CLK_ENB
测试条件
V
DD
= 3.3V
V
DD
= 3.3V
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
5
单位
V
V
A
A
A
A
I
IH
I
IL
输入
低电流
844003AGI-01
www.icst.com/products/hiperclocks.html
5
REV 。一个2005年5月31日
初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
F
EATURES
对两家银行，一家银行三LVDS输出，一组LVDS
对与B银行有2 LVDS输出的双
使用19.53125MHz或25MHz晶振，两个输出
银行能为625MHz的， 312.5MHz可独立设置，
156.25MHz和125MHz的
可选的晶体振荡器接口或LVCMOS / LVTTL
单端输入
VCO范围： 490MHz到680MHz的
RMS相位抖动@ 156.25MHz （ 1.875MHz - 20MHz的） ：
0.56ps （典型值）
3.3V输出电源模式
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS844003I - 01是3的差分LVDS输出
合成器设计成产生以太网为参考
HiPerClockS
EnCE的时钟频率，并且是在一个构件
HiPerClocks 系列高性能时钟
从IC解决方案。使用19.53125MHz或
为25MHz ， 18pF之并联谐振晶体，以下frequen-
可以基于4个频率的设置来产生连锁商店
选择引脚（ DIV_SEL [ A1 ： A0 ] ， DIV_SEL [ B1 ： B0 ] ） ： 625MHz的，
312.5MHz ， 156.25MHz和125MHz的。该844003I - 01有2个
输出银行，银行A以1差分LVDS输出端，
B组有2个差分LVDS输出对。
ICS
这两家银行都有自己的专用频率选择
销，并且可以对频率进行独立设定men-
tioned以上。该ICS844003I -01采用ICS “第三代
低相位噪声VCO技术，能够实现1PS或
较低的典型均方根相位抖动，轻松满足以太网抖动
要求。该ICS844003I -01封装在一个小
24引脚TSSOP封装。
P
IN
A
SSIGNMENT
DIV_SELB0
VCO_SEL
MR
V
DDO
_
A
QA0
nQA0
CLK_ENB
CLK_ENA
FB_DIV
V
DDA
V
DD
DIV_SELA0
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
DIV_SELB1
V
DDO
_
B
QB0
nQB0
QB1
nQB1
XTAL_SEL
TEST_CLK
XTAL_IN
XTAL_OUT
GND
DIV_SELA1
B
LOCK
D
IAGRAM
CLK_ENA
上拉
DIV_SELA [1 ：0]的
上拉
VCO_SEL
上拉
ICS844003I-01
24引脚TSSOP
4.40毫米X 7.8毫米X 0.92毫米
包体
G封装
顶视图
QA0
0
00
01
10
11
÷1
÷2
÷3
÷4
（默认）
TEST_CLK
下拉
nQA0
0
XTAL_IN
OSC
XTAL_OUT
XTAL_SEL
上拉
1
相
探测器
VCO
1
QB0
FB_DIV
0 = 25 ÷ （默认）
1 = ÷32
00
01
10
11
÷2
÷4
÷5
÷8
（默认）
nQB0
QB1
nQB1
FB_DIV
下拉
DIV_SELB [1 ：0]的
上拉
MR
下拉
CLK_ENB
上拉
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
844003AGI-01
www.icst.com/products/hiperclocks.html
1
REV 。一个2005年5月31日
初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
TYPE
描述
司选择引脚为银行B.默认=高。
上拉
LVCMOS / LVTTL接口电平。请参阅表3C 。
VCO选择引脚。当低时，PLL被旁路，晶体参考
或TEST_CLK （取决于XTAL_SEL设定）被直接传递到
上拉
输出分频器。有一个内部上拉电阻使PLL没有绕过
在默认情况下。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
下拉变高。当逻辑低电平时，内部分隔和输出是
启用。有一个内部下拉电阻使电默认状态
产出和分频器使能。 LVCMOS / LVTTL接口电平。
输出电源引脚银行A输出。
差分输出对。 LVDS接口的水平。
同步时钟使能为银行B输出。高电平有效输出使能。
当逻辑高电平时，输出一对在银行B被启用。当逻辑LOW时，
在QB输出为低电平， NQB输出为高。有一个内部
上拉电阻使输出的默认电状态已启用。
LVCMOS / LVTTL接口电平。参见图1 。
同步时钟使能为银行A输出。高电平有效输出使能。
当逻辑高电平时，输出对在A银行已启用。当逻辑LOW时，
质量保证输出为低电平和NQA输出为高电平。具有内部上拉
电阻使输出的默认电状态已启用。
LVCMOS / LVTTL接口电平。参见图1 。
反馈鸿沟选择。当低（默认值） ，反馈分压器设置
对于÷ 25 。当HIGH ，反馈分频器设置为÷ 32 。
LVCMOS / LVTTL接口电平。见表3D 。
模拟电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1,
24
2
名字
DIV_SELB0,
DIV_SELB1
VCO_SEL
输入
输入
3
MR
输入
4
5, 6
V
DDO_A
QA0 ， nQA0
动力
OUPUT
7
CLK_ENB
输入
上拉
8
CLK_ENA
输入
上拉
9
10
11
12,
13
14
15, 16
FB_DIV
V
DDA
V
DD
DIV_SELA0,
DIV_SELA1
GND
XTAL_OUT ，
XTAL_IN
TEST_CLK
输入
动力
动力
输入
动力
输入
下拉
17
输入
18
19, 20
21, 22
XTAL_SEL
nQB1 ， QB1
nQB0 ， QB0
输入
产量
产量
核心供电引脚。
司选择引脚为银行A.默认值= HIGH 。
上拉
LVCMOS / LVTTL接口电平。请参阅表3C 。
电源接地。
并联谐振晶体界面。 XTAL_OUT是输出， XTAL_IN是
的输入。 XTAL_IN也是超速脚，如果你想在过载
晶体电路与单端的参考时钟。
单端参考时钟输入。有一个内部下拉电阻来
下拉默认拉到低电平状态。可以离开，如果使用晶体界面浮动。
LVCMOS / LVTTL接口电平。
水晶选择引脚。单端TEST_CLK或晶体之间的选择
界面。有一个内部上拉电阻使晶体界面选择
上拉
在默认情况下。 LVCMOS / LVTTL接口电平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
动力
输出电源引脚银行B输出。
23
V
DDO_B
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
下拉
R
上拉
844003AGI-01
参数
输入电容
输入下拉电阻
输入上拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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2
REV 。一个2005年5月31日
初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
M / N
乘法
因素
25
12.5
12.500
8.333
6.25
6.25
6.25
32
16
16
10.667
8
8
8
QA0/nQA0
产量
频率
（兆赫）
62 5
312.5
250
187.5
156.25
150
125
622.08
311.04
250
200
155.52
150
12 5
T
ABLE
3A 。 B
ANK
A F
Characteristic低频
T
ABLE
输入
晶振频率
（兆赫）
25
25
20
22.5
25
24
20
19.44
19.44
15.625
18.75
19.44
18.75
15.625
FB_DIV
0
0
0
0
0
0
0
1
1
1
1
1
1
1
DIV_SELA1 DIV_SELA0
0
0
0
1
1
1
1
0
0
0
1
1
1
1
0
1
1
0
1
1
1
0
1
1
0
1
1
1
反馈
分频器
25
25
25
25
25
25
25
32
32
32
32
32
32
32
银行
输出分频器
1
2
2
3
4
4
4
1
2
2
3
4
4
4
T
ABLE
3B. B
ANK
B不
Characteristic低频
T
ABLE
输入
晶振频率
（兆赫）
25
20
25
24
20
25
25
24
20
19.44
15.625
19.44
18.75
15.625
15.625
19.44
18.75
15.625
844003AGI-01
FB_DIV
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
DIV_SELB1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
DIV_SELB0
0
0
1
1
1
0
1
1
1
0
0
1
1
1
0
1
1
1
反馈
分频器
25
25
25
25
25
25
25
25
25
32
32
32
32
32
32
32
32
32
B组
输出分频器
2
2
4
4
4
5
8
8
8
2
2
4
4
4
5
8
8
8
M / N
乘法
因素
12.5
12.5
6.25
6.25
6.25
5
3.125
3.125
3.125
16
16
8
8
8
6.4
4
4
4
QB0/nQB0
产量
频率
（兆赫）
312.5
250
156.25
150
12 5
125
78.125
75
62.5
311.04
250
155.52
150
12 5
100
77.76
75
62.5
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3
初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
输出
QA ， NQA
÷1
÷2
÷3
÷4 （默认）
输入
DIV_SELB1
0
0
1
1
DIV_SELB0
0
1
0
1
输出
QBX ， nQBx
÷2
÷4
÷5
÷ 8 （默认）
T
ABLE
3C 。
安输出
B
ANK
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
DIV_SELA1
0
0
1
1
DIV_SELA0
0
1
0
1
T
ABLE
3D 。 F
EEDBACK
D
IVIDER
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
FB_DIV
0
1
反馈鸿沟
÷25
÷32
残
启用
TEST_CLK
CLK_ENx
nQA0,
nQB0 ： nQB1
QA0,
QB0 ： QB1
F
IGURE
1. CLK_EN牛逼
即时通信
D
IAGRAM
T
ABLE
3E 。 CLK_ENA S
ELECT
F
油膏
T
ABLE
输入
CLK_ENA
0
1
QA0
低
活跃
输出
nQA0
高
活跃
T
ABLE
3F 。 CLK_ENB S
ELECT
F
油膏
T
ABLE
输入
CLK_ENB
0
1
低
活跃
输出
QB0 ： QB1
nQB0 ： nQB1
高
活跃
844003AGI-01
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初步
集成
电路
系统公司
ICS844003I-01
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
DD
+ 0.5V
10mA
15mA
70 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO_A
= V
DDO_B
= 3.3V ± 5 ％ ， TA = -40°C
TO
85°C
符号
V
DD
V
DDA
V
DDO_A ，B
I
DD
I
DDA
I
DDO_A ，B
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
102
10
50
最大
3.465
3.465
3.465
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO_A
= V
DDO_B
= 3.3V ± 5 ％ ， TA = -40°C
TO
85°C
符号
V
IH
V
IL
参数
输入高电压
输入低电压
输入
HIGH CURRENT
TEST_CLK ， MR， FB_DIV
DIV_SELB0 ， DIV_SELB1 ，
DIV_SELA0 ， DIV_SELA1 ，
VCO_SEL ， XTAL_SEL ，
CLK_ENA ， CLK_ENB
TEST_CLK ， MR， FB_DIV
DIV_SELB0 ， DIV_SELB1 ，
DIV_SELA0 ， DIV_SELA1 ，
VCO_SEL ， XTAL_SEL ，
CLK_ENA ， CLK_ENB
测试条件
V
DD
= 3.3V
V
DD
= 3.3V
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
5
单位
V
V
A
A
A
A
I
IH
I
IL
输入
低电流
844003AGI-01
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