集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
F
EATURES
对两家银行三3.3V LVPECL输出，A银行与
1 LVPECL对， B银行与2 LVPECL输出对
使用31.25MHz或26.041666晶，两个输出
银行能为625MHz的， 312.5MHz可独立设置，
156.25MHz和125MHz的
可选的晶体振荡器接口或LVCMOS / LVTTL
单端输入
VCO范围：为560MHz到700MHz的
RMS相位抖动@ 156.25MHz （ 1.875MHz - 20MHz的） ：
0.51ps （典型值）
在156.25MHz RMS相位噪声
相位噪声：
OFFSET
噪声功率
100Hz的............... -96.8 dBc的/赫兹
1KHz的.............. -119.1 dBc的/赫兹
为10KHz .............. -126.4 dBc的/赫兹
100KHz的.............. -127.0 dBc的/赫兹
全3.3V供电模式
0 ° C至70 ° C的环境工作温度
可根据要求提供工业级温度
G
ENERAL
D
ESCRIPTION
该ICS843003是3差分LVPECL输出
合成器设计成产生以太网为参考
HiPerClockS
EnCE的时钟频率，并且是在一个构件
HiPerClocks 系列高性能时钟
从IC解决方案。使用31.25MHz或
26.041666MHz ， 18pF之并联谐振晶体，下面频
可以基于4个频率的设置来产生quencies
选择引脚（ DIV_SEL [ A1 ： A0 ] ， DIV_SEL [ B1 ： B0 ] ） ： 625MHz的，
312.5MHz ， 156.25MHz和125MHz的。在843003有2个输出
银行，银行A以1差分LVPECL输出对与银行
B用2差分LVPECL输出对。
ICS
这两家银行都有自己的专用频率选择引脚
并且可以为所提到的频率，可以独立设置
以上。该ICS843003使用ICS的“第三代低相位噪声
VCO技术，并且可以实现1ps的或更低的典型均方根相位
抖动，轻松满足以太网抖动要求。该ICS843003
封装在一个小型24引脚TSSOP封装。
P
IN
A
SSIGNMENT
DIV_SELB0
VCO_SEL
MR
V
CCO
_
A
QA0
nQA0
OEB
OEA
FB_DIV
V
CCA
V
CC
DIV_SELA0
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
DIV_SELB1
V
CCO
_
B
QB0
nQB0
QB1
nQB1
XTAL_SEL
TEST_CLK
XTAL_IN
XTAL_OUT
V
EE
DIV_SELA1
B
LOCK
D
IAGRAM
OEA
上拉
DIV_SELA [1 ：0]的
VCO_SEL
上拉
ICS843003
24引脚TSSOP
4.40毫米X 7.8毫米X 0.92毫米
包体
G封装
QA0
顶视图
nQA0
TEST_CLK
下拉
0
00
01
0
10
11
÷1
÷2
（默认）
÷4
÷5
XTAL_IN
OSC
XTAL_OUT
XTAL_SEL
上拉
1
相
探测器
VCO
625MHz
1
QB0
FB_DIV
0 = 20 ÷ （默认）
1 = ÷24
00
01
10
11
÷1
÷2
÷4
（默认）
÷5
nQB0
QB1
nQB1
FB_DIV
下拉
DIV_SELB [1 ：0]的
MR
下拉
OEB
上拉
843003AG
www.icst.com/products/hiperclocks.html
1
REV 。一2004年7月27日
集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
TYPE
描述
司选择引脚为银行B.默认值=低。
下拉
LVCMOS / LVTTL接口电平。
VCO选择引脚。当低时，PLL被旁路， CR参考石英晶体
或TEST_CLK （取决于XTAL_SEL设定）被直接传递到
上拉
输出分频器。有一个内部上拉电阻使PLL没有绕过
在默认情况下。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
下拉变高。当逻辑低电平时，内部分隔和输出是
启用。有一个内部下拉电阻使的开机默认状态
输出和分频器使能。 LVCMOS / LVTTL接口电平。
输出电源引脚银行A输出。
差分输出对。 LVPECL接口电平。
输出使银行B.高电平输出使能。当逻辑高电平时，该
输出对上B组启用。当逻辑低电平时，输出一对驱动器
低压差（ QB0 =低， nQB0 =高） 。有一个内部上拉电阻使
输出的默认电状态启用。
LVCMOS / LVTTL接口电平。
输出使银行A.高电平输出使能。当逻辑高电平时，该
对银行A 2输出对被启用。当逻辑低电平时，输出一对
驱动器差分低（ QA0 =低， nQA0 =高） 。具有内部上拉
电阻使输出的默认电状态启用。
LVCMOS / LVTTL接口电平。
反馈鸿沟选择。当低（默认值） ，反馈分压器设置
对于÷ 20 。当HIGH ，反馈分频器设置为÷ 24 。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
名字
DIV_SELB0
输入
2
VCO_SEL
输入
3
MR
输入
4
5, 6
V
CCO_A
QA0 ， nQA0
动力
OUPUT
7
OEB
输入
上拉
8
OEA
输入
上拉
9
10
11
12
13
14
15, 16
FB_DIV
V
CCA
V
CC
DIV_SELA0
DIV_SELA1
V
EE
XTAL_OUT ，
XTAL_IN
TEST_CLK
输入
动力
动力
输入
输入
动力
输入
下拉
17
输入
18
19, 20
21, 22
23
XTAL_SEL
nQB1 ， QB1
nQB0 ， QB0
V
CCO_B
输入
产量
产量
动力
核心供电引脚。
司选择引脚为银行A.默认值= HIGH 。
上拉
LVCMOS / LVTTL接口电平。
司选择引脚为银行A.默认=低。
下拉
LVCMOS / LVTTL接口电平。
负电源引脚。
并联谐振CR石英晶体界面。 XTAL_OUT是输出， XTAL_IN是
输入。 XTAL_IN也是超速脚，如果你想超速的CR石英晶体
电路与单端的参考时钟。
单端参考时钟输入。有一个内部下拉电阻来
下拉默认拉到低电平状态。可以离开，如果使用CR石英晶体界面的浮动。
LVCMOS / LVTTL接口电平。
铬石英晶体选择引脚。单端TEST_CLK或河石英晶体之间进行选择
上拉
界面。有一个内部上拉电阻使CR石英晶体界面选择
在默认情况下。 LVCMOS / LVTTL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
输出电源引脚银行B输出。
司选择引脚为银行B.默认=高。
24
DIV_SELB1
输入
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
843003AG
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2
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集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
测试条件
最低
典型
4
51
51
最大
单位
pF
K
K
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
下拉
R
上拉
参数
输入电容
输入下拉电阻
输入上拉电阻
T
ABLE
3A 。 B
ANK
A F
Characteristic低频
T
ABLE
输入
晶振频率
31.25
31.25
31.25
31.25
26.041666
26.041666
26.041666
26.041666
DIV_SELA1
0
0
1
1
0
0
1
1
DIV_SELA0
0
1
0
1
0
1
0
1
FB_DIV
0
0
0
0
1
1
1
1
反馈
分频器
20
20
20
20
24
24
24
24
银行
输出分频器
1
2
4
5
1
2
4
5
M / N
乘法
因素
20
10
5
4
24
12
6
4.8
QA0/nQA0
产量
频率
625
312.5
156.25
125
625
312.5
156.25
125
T
ABLE
3B. B
ANK
B不
Characteristic低频
T
ABLE
输入
晶振频率
31.25
31.25
31.25
31.25
26.041666
26.041666
26.041666
26.041666
DIV_SELA1
0
0
1
1
0
0
1
1
DIV_SELA0
0
1
0
1
0
1
0
1
FB_DIV
0
0
0
0
1
1
1
1
反馈
分频器
20
20
20
20
24
24
24
24
B组
输出分频器
1
2
4
5
1
2
4
5
M / N
乘法
因素
20
10
5
4
24
12
6
4.8
QBX / nQBx
产量
频率
625
312.5
156.25
125
625
312.5
156.25
125
843003AG
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3
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集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
输出
QA
÷1
÷2
÷4
÷5
输入
DIV_SELB1
0
0
1
1
DIV_SELB0
0
1
0
1
输出
QB
÷1
÷2
÷4
÷5
T
ABLE
3C 。
安输出
B
ANK
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
DIV_SELA1
0
0
1
1
DIV_SELA0
0
1
0
1
T
ABLE
3D 。 F
EEDBACK
D
IVIDER
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
FB_DIV
0
1
反馈鸿沟
÷20
÷24
残
启用
TEST_CLK
OEA ， OEB
nQA0 ， nQBx
QA0 ， QBX
F
IGURE
1. OE牛逼
即时通信
D
IAGRAM
843003AG
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4
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集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
CC
+ 0.5V
50mA
100mA
70 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= V
CCO_A
= V
CCO_B
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
V
CC
V
CCA
V
CCO_A ，B
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
包括我
EE
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
158
15
单位
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= V
CCO_A
= V
CCO_B
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
V
IH
V
IL
参数
输入高电压
DIV_SELA0 ： A1 ， FB_DIV
DIV_SELB0 ： B1 ， VCO_SEL ，
输入
低压MR， OEA ， OEB ， XTAL_SEL
TEST_CLK
TEST_CLK ， MR， FB_DIV
DIV_SELA1 ， DIV_SELB0
输入
高电流DIV_SELB1 ， DIV_SELA0 ，
VCO_SEL ， XTAL_SEL ，
OEA ， OEB
TEST_CLK ， MR， FB_DIV
DIV_SELA1 ， DIV_SELB0
输入
低电流DIV_SELB1 ， DIV_SELA0 ，
VCO_SEL ， XTAL_SEL ，
OEA ， OEB
测试条件
最低
2
-0.3
-0.3
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V, V
IN
= 0V
V
CC
= 3.465V, V
IN
= 0V
-5
-150
典型
最大
V
CC
+ 0.3
0.8
1.3
150
5
单位
V
V
V
A
A
A
A
I
IH
I
IL
843003AG
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5
REV 。一2004年7月27日
集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
F
EATURES
对两家银行三3.3V LVPECL输出，A银行与
1 LVPECL对， B银行与2 LVPECL输出对
使用31.25MHz或26.041666晶，两个输出
银行能为625MHz的， 312.5MHz可独立设置，
156.25MHz和125MHz的
可选的晶体振荡器接口或LVCMOS / LVTTL
单端输入
VCO范围：为560MHz到700MHz的
RMS相位抖动@ 156.25MHz （ 1.875MHz - 20MHz的） ：
0.51ps （典型值）
在156.25MHz RMS相位噪声
相位噪声：
OFFSET
噪声功率
100Hz的............... -96.8 dBc的/赫兹
1KHz的.............. -119.1 dBc的/赫兹
为10KHz .............. -126.4 dBc的/赫兹
100KHz的.............. -127.0 dBc的/赫兹
全3.3V供电模式
0 ° C至70 ° C的环境工作温度
可根据要求提供工业级温度
G
ENERAL
D
ESCRIPTION
该ICS843003是3差分LVPECL输出
合成器设计成产生以太网为参考
HiPerClockS
EnCE的时钟频率，并且是在一个构件
HiPerClocks 系列高性能时钟
从IC解决方案。使用31.25MHz或
26.041666MHz ， 18pF之并联谐振晶体，下面频
可以基于4个频率的设置来产生quencies
选择引脚（ DIV_SEL [ A1 ： A0 ] ， DIV_SEL [ B1 ： B0 ] ） ： 625MHz的，
312.5MHz ， 156.25MHz和125MHz的。在843003有2个输出
银行，银行A以1差分LVPECL输出对与银行
B用2差分LVPECL输出对。
ICS
这两家银行都有自己的专用频率选择引脚
并且可以为所提到的频率，可以独立设置
以上。该ICS843003使用ICS的“第三代低相位噪声
VCO技术，并且可以实现1ps的或更低的典型均方根相位
抖动，轻松满足以太网抖动要求。该ICS843003
封装在一个小型24引脚TSSOP封装。
P
IN
A
SSIGNMENT
DIV_SELB0
VCO_SEL
MR
V
CCO
_
A
QA0
nQA0
OEB
OEA
FB_DIV
V
CCA
V
CC
DIV_SELA0
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
DIV_SELB1
V
CCO
_
B
QB0
nQB0
QB1
nQB1
XTAL_SEL
TEST_CLK
XTAL_IN
XTAL_OUT
V
EE
DIV_SELA1
B
LOCK
D
IAGRAM
OEA
上拉
DIV_SELA [1 ：0]的
VCO_SEL
上拉
ICS843003
24引脚TSSOP
4.40毫米X 7.8毫米X 0.92毫米
包体
G封装
QA0
顶视图
nQA0
TEST_CLK
下拉
0
00
01
0
10
11
÷1
÷2
（默认）
÷4
÷5
XTAL_IN
OSC
XTAL_OUT
XTAL_SEL
上拉
1
相
探测器
VCO
625MHz
1
QB0
FB_DIV
0 = 20 ÷ （默认）
1 = ÷24
00
01
10
11
÷1
÷2
÷4
（默认）
÷5
nQB0
QB1
nQB1
FB_DIV
下拉
DIV_SELB [1 ：0]的
MR
下拉
OEB
上拉
843003AG
www.icst.com/products/hiperclocks.html
1
REV 。一2004年7月27日
集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
TYPE
描述
司选择引脚为银行B.默认值=低。
下拉
LVCMOS / LVTTL接口电平。
VCO选择引脚。当低时，PLL被旁路， CR参考石英晶体
或TEST_CLK （取决于XTAL_SEL设定）被直接传递到
上拉
输出分频器。有一个内部上拉电阻使PLL没有绕过
在默认情况下。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
下拉变高。当逻辑低电平时，内部分隔和输出是
启用。有一个内部下拉电阻使的开机默认状态
输出和分频器使能。 LVCMOS / LVTTL接口电平。
输出电源引脚银行A输出。
差分输出对。 LVPECL接口电平。
输出使银行B.高电平输出使能。当逻辑高电平时，该
输出对上B组启用。当逻辑低电平时，输出一对驱动器
低压差（ QB0 =低， nQB0 =高） 。有一个内部上拉电阻使
输出的默认电状态启用。
LVCMOS / LVTTL接口电平。
输出使银行A.高电平输出使能。当逻辑高电平时，该
对银行A 2输出对被启用。当逻辑低电平时，输出一对
驱动器差分低（ QA0 =低， nQA0 =高） 。具有内部上拉
电阻使输出的默认电状态启用。
LVCMOS / LVTTL接口电平。
反馈鸿沟选择。当低（默认值） ，反馈分压器设置
对于÷ 20 。当HIGH ，反馈分频器设置为÷ 24 。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
名字
DIV_SELB0
输入
2
VCO_SEL
输入
3
MR
输入
4
5, 6
V
CCO_A
QA0 ， nQA0
动力
OUPUT
7
OEB
输入
上拉
8
OEA
输入
上拉
9
10
11
12
13
14
15, 16
FB_DIV
V
CCA
V
CC
DIV_SELA0
DIV_SELA1
V
EE
XTAL_OUT ，
XTAL_IN
TEST_CLK
输入
动力
动力
输入
输入
动力
输入
下拉
17
输入
18
19, 20
21, 22
23
XTAL_SEL
nQB1 ， QB1
nQB0 ， QB0
V
CCO_B
输入
产量
产量
动力
核心供电引脚。
司选择引脚为银行A.默认值= HIGH 。
上拉
LVCMOS / LVTTL接口电平。
司选择引脚为银行A.默认=低。
下拉
LVCMOS / LVTTL接口电平。
负电源引脚。
并联谐振CR石英晶体界面。 XTAL_OUT是输出， XTAL_IN是
输入。 XTAL_IN也是超速脚，如果你想超速的CR石英晶体
电路与单端的参考时钟。
单端参考时钟输入。有一个内部下拉电阻来
下拉默认拉到低电平状态。可以离开，如果使用CR石英晶体界面的浮动。
LVCMOS / LVTTL接口电平。
铬石英晶体选择引脚。单端TEST_CLK或河石英晶体之间进行选择
上拉
界面。有一个内部上拉电阻使CR石英晶体界面选择
在默认情况下。 LVCMOS / LVTTL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
输出电源引脚银行B输出。
司选择引脚为银行B.默认=高。
24
DIV_SELB1
输入
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
843003AG
www.icst.com/products/hiperclocks.html
2
REV 。一2004年7月27日
集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
测试条件
最低
典型
4
51
51
最大
单位
pF
K
K
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
下拉
R
上拉
参数
输入电容
输入下拉电阻
输入上拉电阻
T
ABLE
3A 。 B
ANK
A F
Characteristic低频
T
ABLE
输入
晶振频率
31.25
31.25
31.25
31.25
26.041666
26.041666
26.041666
26.041666
DIV_SELA1
0
0
1
1
0
0
1
1
DIV_SELA0
0
1
0
1
0
1
0
1
FB_DIV
0
0
0
0
1
1
1
1
反馈
分频器
20
20
20
20
24
24
24
24
银行
输出分频器
1
2
4
5
1
2
4
5
M / N
乘法
因素
20
10
5
4
24
12
6
4.8
QA0/nQA0
产量
频率
625
312.5
156.25
125
625
312.5
156.25
125
T
ABLE
3B. B
ANK
B不
Characteristic低频
T
ABLE
输入
晶振频率
31.25
31.25
31.25
31.25
26.041666
26.041666
26.041666
26.041666
DIV_SELA1
0
0
1
1
0
0
1
1
DIV_SELA0
0
1
0
1
0
1
0
1
FB_DIV
0
0
0
0
1
1
1
1
反馈
分频器
20
20
20
20
24
24
24
24
B组
输出分频器
1
2
4
5
1
2
4
5
M / N
乘法
因素
20
10
5
4
24
12
6
4.8
QBX / nQBx
产量
频率
625
312.5
156.25
125
625
312.5
156.25
125
843003AG
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3
REV 。一2004年7月27日
集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
输出
QA
÷1
÷2
÷4
÷5
输入
DIV_SELB1
0
0
1
1
DIV_SELB0
0
1
0
1
输出
QB
÷1
÷2
÷4
÷5
T
ABLE
3C 。
安输出
B
ANK
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
DIV_SELA1
0
0
1
1
DIV_SELA0
0
1
0
1
T
ABLE
3D 。 F
EEDBACK
D
IVIDER
C
ONFIGURATION
S
ELECT
F
油膏
T
ABLE
输入
FB_DIV
0
1
反馈鸿沟
÷20
÷24
残
启用
TEST_CLK
OEA ， OEB
nQA0 ， nQBx
QA0 ， QBX
F
IGURE
1. OE牛逼
即时通信
D
IAGRAM
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4
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集成
电路
系统公司
ICS843003
F
EMTO
C
锁
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
CC
+ 0.5V
50mA
100mA
70 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= V
CCO_A
= V
CCO_B
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
V
CC
V
CCA
V
CCO_A ，B
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
包括我
EE
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
158
15
单位
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= V
CCO_A
= V
CCO_B
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
V
IH
V
IL
参数
输入高电压
DIV_SELA0 ： A1 ， FB_DIV
DIV_SELB0 ： B1 ， VCO_SEL ，
输入
低压MR， OEA ， OEB ， XTAL_SEL
TEST_CLK
TEST_CLK ， MR， FB_DIV
DIV_SELA1 ， DIV_SELB0
输入
高电流DIV_SELB1 ， DIV_SELA0 ，
VCO_SEL ， XTAL_SEL ，
OEA ， OEB
TEST_CLK ， MR， FB_DIV
DIV_SELA1 ， DIV_SELB0
输入
低电流DIV_SELB1 ， DIV_SELA0 ，
VCO_SEL ， XTAL_SEL ，
OEA ， OEB
测试条件
最低
2
-0.3
-0.3
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V, V
IN
= 0V
V
CC
= 3.465V, V
IN
= 0V
-5
-150
典型
最大
V
CC
+ 0.3
0.8
1.3
150
5
单位
V
V
V
A
A
A
A
I
IH
I
IL
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