初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
F
EATURES
两个LVHSTL输出（ VOHmax = 1.2V ）
可选的晶体振荡器接口
或LVCMOS / LVTTL单端输入
支持下列输出频率： 212.5MHz ，
187.5MHz ， 159.375MHz ， 106.25MHz ， 53.125MHz
VCO范围：为560MHz - 680MHz的
RMS相位抖动@ 212.5MHz ，采用26.5625MHz晶振
（ 637kHz - 10MHz时） ： 0.59ps （典型值）
电源模式：
核心/输出
3.3V/1.8V
2.5V/1.8V
-40 ° C至85°C的工作环境温度
提供标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS8422002I是2输出LVHSTL
合成优化，产生纤维
HiPerClockS
信道的参考时钟频率，并且是
在HiPerClocks成员
TM
家庭高
高性能时钟解决方案，从ICS 。运用
一个26.5625MHz 18pF之并联谐振晶体，以下
频率可以基于该2频率生成
选择引脚（ F_SEL [ 1 ： 0 ] ） ： 212.5MHz ， 187.5MHz ，
159.375MHz ， 106.25MHz和53.125MHz 。该
ICS8422002I使用ICS “ 3
rd
代低相位噪声
VCO技术，并且可以实现1ps的或更低的典型rms的
phasejitter ， easilymeeting F ibre hanneljitter
要求。该ICS8422002I封装在一个20引脚
TSSOP封装。
IC
S
F
Characteristic低频
S
ELECT
F
油膏
T
ABLE
输入
频率
（兆赫）
26.5625
26.5625
26.5625
26.5625
23.4375
输入
M分频器N分频器
价值
价值
24
3
24
24
24
24
4
6
12
3
M / N
分频值
8
6
4
2
8
产量
频率
（兆赫）
212.5
159.375
106.25
53.125
187.5
P
IN
A
SSIGNMENT
nc
V
DDO
Q0
nQ0
MR
nPLL_SEL
nc
V
DDA
F_SEL0
V
DD
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
DDO
Q1
nQ1
GND
V
DD
nXTAL_SEL
TEST_CLK
XTAL_IN
XTAL_OUT
F_SEL1
F_SEL1 F_SEL0
0
0
1
1
0
0
1
0
1
0
ICS8422002I
20引脚TSSOP
6.5毫米X 4.4毫米X 0.92毫米
包体
G封装
顶视图
Q0
B
LOCK
D
IAGRAM
F_SEL [1 ：0]的
下拉
nPLL_SEL
下拉
TEST_CLK
下拉
26.5625MHz
2
1
1
XTAL_IN
OSC
XTAL_OUT
nXTAL_SEL
下拉
0
相
探测器
VCO
F_SEL [1 ：0]的
0 0 ÷3
0 1 ÷4
1 0 ÷6
1 1 ÷12
nQ0
Q1
nQ1
0
M = 24 （固定）
MR
下拉
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
8422002AGI
www.icst.com/products/hiperclocks.html
REV 。 B 2005年11月14日
1
初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
TYPE
描述
无连接。
输出电源引脚。
差分输出对。 LVHSTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
下拉
变高。当逻辑低电平时，内部分隔和输出是
启用。 LVCMOS / LVTTL接口电平。
PLL和TEST_CLK作为输入给除法器之间进行选择。当
下拉低，选择锁相环（ PLL使能） 。当HIGH ，取消选择的参考时钟
（ PLL旁路） 。 LVCMOS / LVTTL接口电平。
模拟电源引脚。
下拉频率选择引脚。 LVCMOS / LVTTL接口电平。
核心供电引脚。
并联谐振CR石英晶体界面。 XTAL_OUT是输出，
XTAL_IN是输入。
下拉LVCMOS / LVTTL时钟输入。
CR石英晶体或TEST_CLK投入作为PLL的参考与选择
下拉来源。选择低时， XTAL输入。选择TEST_CLK HIGH的时候。
LVCMOS / LVTTL接口电平。
电源接地。
差分输出对。 LVHSTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 7
2, 20
3, 4
5
名字
nc
V
DDO
Q0 ， nQ0
MR
未使用
动力
OUPUT
输入
6
8
9, 11
10, 16
12, 13
14
15
17
18, 19
nPLL_SEL
V
DDA
F_SEL0,
F_SEL1
V
DD
XTAL_OUT ，
XTAL_IN
TEST_CLK
nXTAL_SEL
GND
NQ1 ， Q1
输入
动力
输入
动力
输入
输入
输入
动力
产量
注意：
下拉
指的是内部的输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
下拉
参数
输入电容
输入下拉电阻
测试条件
最低
典型
4
51
最大
单位
pF
kΩ
8422002AGI
www.icst.com/products/hiperclocks.html
2
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初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
DD
+ 0.5V
50mA
100mA
73.2 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
3A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
空载
测试条件
最低
3.135
3.135
1.6
典型
3.3
3.3
1.8
90
10
0
最大
3.465
3.465
2.0
单位
V
V
V
mA
mA
mA
T
ABLE
3B 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 2.5V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
空载
测试条件
最低
2.375
2.375
1.6
典型
2.5
2.5
1.8
80
10
0
最大
2.625
2.625
2.0
单位
V
V
V
mA
mA
mA
T
ABLE
3C 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= 3.3V±5%
OR
2.5V±5%, V
DDO
= 1.8V±0.2V,
T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入
低电压
输入
HIGH CURRENT
输入
低电流
TEST_CLK ， MR，
F_SEL0 ， F_SEL1 ，
nPLL_SEL ， nXTAL_SEL
TEST_CLK ， MR，
F_SEL0 ， F_SEL1 ，
nPLL_SEL ， nXTAL_SEL
测试条件
V
DD
= 3.3V
V
DD
= 2.5V
V
DD
= 3.3V
V
DD
= 2.5V
V
DD
= V
IN
= 3.465V
或2.5V
V
DD
= 3.465V或2.5V ，
V
IN
= 0V
-150
最小典型
2
1.7
-0.3
-0.3
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
0.7
150
单位
V
V
V
V
A
I
IL
8422002AGI
A
www.icst.com/products/hiperclocks.html
3
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初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
测试条件
最低
1.0
0
40
0.6
典型
最大
1.2
0. 4
60
1.1
单位
V
V
%
V
T
ABLE
3D 。 LVHSTL DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
OH
V
OL
V
OX
参数
输出高电压;注1
输出低电压;注1
输出电压交叉;注2：
峰至峰输出电压摆幅
V
摇摆
注1 ：输出端接50
Ω
到地面。
注2 ：定义的相对于输出电压摆幅在给定的条件。
T
ABLE
3E 。 LVHSTL DC
极特
,
V
DD
= V
DDA
= 2.5V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
OH
V
OL
V
OX
参数
输出高电压;注1
输出低电压;注1
输出电压交叉;注2：
40
0.9
测试条件
最低
1.0
0.235
60
典型
最大
1.2
单位
V
V
%
V
峰至峰输出电压摆幅
V
摇摆
注1 ：输出端接50
Ω
到地面。
注2 ：定义的相对于输出电压摆幅在给定的条件。
T
ABLE
4. C
RYSTAL
C
极特
参数
振荡模式
频率
等效串联电阻（ESR ）
旁路电容
驱动电平
注：使用一个18pF之并联谐振晶体特征。
23.33
测试条件
最低
典型
26.5625
最大
28.33
50
7
1
单位
兆赫
Ω
pF
mW
基本
8422002AGI
www.icst.com/products/hiperclocks.html
4
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初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
测试条件
F_SEL [1： 0] = 00
F_SEL [1： 0] = 01
F_SEL [1：0 ] = 10
F_SEL [1： 0] = 11
最低
186.67
140
93.33
46.67
待定
212.5MHz ， （ 637KHz - 10MHz时）
187.5MHz ， （ 637kHz - 10MHz时）
0.59
0.53
0.56
0.56
0.66
410
典型
最大
226.66
170
113.33
56.66
单位
兆赫
兆赫
兆赫
兆赫
ps
ps
ps
ps
ps
ps
ps
%
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
参数
f
OUT
输出频率
t
SK （ O）
输出偏斜;注： 1 ， 3
t
JIT （ φ ）
RMS相位抖动（随机） ;
注2
159.375MHz ， （ 637KHz - 10MHz时）
106.25MHz ， （ 1.875MHz - 为20MHz ）
53.125MHz ， （ 637KHz - 10MHz时）
t
R
/ t
F
输出上升/下降时间
20 ％至80％
ODC
输出占空比
50
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注2 ：请参考相位噪声图。
注3 ：此参数定义符合JEDEC标准65 。
T
ABLE
5B 。 AC - C
极特
,
V
DD
= V
DDA
= 2.5V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
参数
测试条件
F_SEL [1： 0] = 00
f
OUT
输出频率
F_SEL [1： 0] = 01
F_SEL [1：0 ] = 10
F_SEL [1： 0] = 11
t
SK （ O）
输出偏斜;注： 1 ， 3
212.5MHz ， （ 637KHz - 10MHz时）
187.5MHz ， （ 637kHz - 10MHz时）
t
JIT （ φ ）
RMS相位抖动（随机） ;
注2
159.375MHz ， （ 637KHz - 10MHz时）
106.25MHz ， （ 1.875MHz - 为20MHz ）
53.125MHz ， （ 637KHz - 10MHz时）
t
R
/ t
F
输出上升/下降时间
20 ％至80％
最低
186.67
140
93.33
46.67
待定
0.60
0.72
0.64
0.55
0.68
380
典型
最大
226.66
170
113.33
56.66
单位
兆赫
兆赫
兆赫
兆赫
ps
ps
ps
ps
ps
ps
ps
%
ODC
输出占空比
50
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注2 ：请参考相位噪声图。
注3 ：此参数定义符合JEDEC标准65 。
8422002AGI
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初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
F
EATURES
两个LVHSTL输出（ VOHmax = 1.2V ）
可选的晶体振荡器接口
或LVCMOS / LVTTL单端输入
支持下列输出频率： 212.5MHz ，
187.5MHz ， 159.375MHz ， 106.25MHz ， 53.125MHz
VCO范围：为560MHz - 680MHz的
RMS相位抖动@ 212.5MHz ，采用26.5625MHz晶振
（ 637kHz - 10MHz时） ： 0.59ps （典型值）
电源模式：
核心/输出
3.3V/1.8V
2.5V/1.8V
-40 ° C至85°C的工作环境温度
提供标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS8422002I是2输出LVHSTL
合成优化，产生纤维
HiPerClockS
信道的参考时钟频率，并且是
在HiPerClocks成员
TM
家庭高
高性能时钟解决方案，从ICS 。运用
一个26.5625MHz 18pF之并联谐振晶体，以下
频率可以基于该2频率生成
选择引脚（ F_SEL [ 1 ： 0 ] ） ： 212.5MHz ， 187.5MHz ，
159.375MHz ， 106.25MHz和53.125MHz 。该
ICS8422002I使用ICS “ 3
rd
代低相位噪声
VCO技术，并且可以实现1ps的或更低的典型rms的
phasejitter ， easilymeeting F ibre hanneljitter
要求。该ICS8422002I封装在一个20引脚
TSSOP封装。
IC
S
F
Characteristic低频
S
ELECT
F
油膏
T
ABLE
输入
频率
（兆赫）
26.5625
26.5625
26.5625
26.5625
23.4375
输入
M分频器N分频器
价值
价值
24
3
24
24
24
24
4
6
12
3
M / N
分频值
8
6
4
2
8
产量
频率
（兆赫）
212.5
159.375
106.25
53.125
187.5
P
IN
A
SSIGNMENT
nc
V
DDO
Q0
nQ0
MR
nPLL_SEL
nc
V
DDA
F_SEL0
V
DD
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
V
DDO
Q1
nQ1
GND
V
DD
nXTAL_SEL
TEST_CLK
XTAL_IN
XTAL_OUT
F_SEL1
F_SEL1 F_SEL0
0
0
1
1
0
0
1
0
1
0
ICS8422002I
20引脚TSSOP
6.5毫米X 4.4毫米X 0.92毫米
包体
G封装
顶视图
Q0
B
LOCK
D
IAGRAM
F_SEL [1 ：0]的
下拉
nPLL_SEL
下拉
TEST_CLK
下拉
26.5625MHz
2
1
1
XTAL_IN
OSC
XTAL_OUT
nXTAL_SEL
下拉
0
相
探测器
VCO
F_SEL [1 ：0]的
0 0 ÷3
0 1 ÷4
1 0 ÷6
1 1 ÷12
nQ0
Q1
nQ1
0
M = 24 （固定）
MR
下拉
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
8422002AGI
www.icst.com/products/hiperclocks.html
REV 。 B 2005年11月14日
1
初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
TYPE
描述
无连接。
输出电源引脚。
差分输出对。 LVHSTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出QX走低， INVER泰德输出nQx
下拉
变高。当逻辑低电平时，内部分隔和输出是
启用。 LVCMOS / LVTTL接口电平。
PLL和TEST_CLK作为输入给除法器之间进行选择。当
下拉低，选择锁相环（ PLL使能） 。当HIGH ，取消选择的参考时钟
（ PLL旁路） 。 LVCMOS / LVTTL接口电平。
模拟电源引脚。
下拉频率选择引脚。 LVCMOS / LVTTL接口电平。
核心供电引脚。
并联谐振CR石英晶体界面。 XTAL_OUT是输出，
XTAL_IN是输入。
下拉LVCMOS / LVTTL时钟输入。
CR石英晶体或TEST_CLK投入作为PLL的参考与选择
下拉来源。选择低时， XTAL输入。选择TEST_CLK HIGH的时候。
LVCMOS / LVTTL接口电平。
电源接地。
差分输出对。 LVHSTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 7
2, 20
3, 4
5
名字
nc
V
DDO
Q0 ， nQ0
MR
未使用
动力
OUPUT
输入
6
8
9, 11
10, 16
12, 13
14
15
17
18, 19
nPLL_SEL
V
DDA
F_SEL0,
F_SEL1
V
DD
XTAL_OUT ，
XTAL_IN
TEST_CLK
nXTAL_SEL
GND
NQ1 ， Q1
输入
动力
输入
动力
输入
输入
输入
动力
产量
注意：
下拉
指的是内部的输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
下拉
参数
输入电容
输入下拉电阻
测试条件
最低
典型
4
51
最大
单位
pF
kΩ
8422002AGI
www.icst.com/products/hiperclocks.html
2
REV 。 B 2005年11月14日
初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
DD
+ 0.5V
50mA
100mA
73.2 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
3A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
空载
测试条件
最低
3.135
3.135
1.6
典型
3.3
3.3
1.8
90
10
0
最大
3.465
3.465
2.0
单位
V
V
V
mA
mA
mA
T
ABLE
3B 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 2.5V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
空载
测试条件
最低
2.375
2.375
1.6
典型
2.5
2.5
1.8
80
10
0
最大
2.625
2.625
2.0
单位
V
V
V
mA
mA
mA
T
ABLE
3C 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= 3.3V±5%
OR
2.5V±5%, V
DDO
= 1.8V±0.2V,
T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入
低电压
输入
HIGH CURRENT
输入
低电流
TEST_CLK ， MR，
F_SEL0 ， F_SEL1 ，
nPLL_SEL ， nXTAL_SEL
TEST_CLK ， MR，
F_SEL0 ， F_SEL1 ，
nPLL_SEL ， nXTAL_SEL
测试条件
V
DD
= 3.3V
V
DD
= 2.5V
V
DD
= 3.3V
V
DD
= 2.5V
V
DD
= V
IN
= 3.465V
或2.5V
V
DD
= 3.465V或2.5V ，
V
IN
= 0V
-150
最小典型
2
1.7
-0.3
-0.3
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
0.7
150
单位
V
V
V
V
A
I
IL
8422002AGI
A
www.icst.com/products/hiperclocks.html
3
REV 。 B 2005年11月14日
初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
测试条件
最低
1.0
0
40
0.6
典型
最大
1.2
0. 4
60
1.1
单位
V
V
%
V
T
ABLE
3D 。 LVHSTL DC
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
OH
V
OL
V
OX
参数
输出高电压;注1
输出低电压;注1
输出电压交叉;注2：
峰至峰输出电压摆幅
V
摇摆
注1 ：输出端接50
Ω
到地面。
注2 ：定义的相对于输出电压摆幅在给定的条件。
T
ABLE
3E 。 LVHSTL DC
极特
,
V
DD
= V
DDA
= 2.5V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
V
OH
V
OL
V
OX
参数
输出高电压;注1
输出低电压;注1
输出电压交叉;注2：
40
0.9
测试条件
最低
1.0
0.235
60
典型
最大
1.2
单位
V
V
%
V
峰至峰输出电压摆幅
V
摇摆
注1 ：输出端接50
Ω
到地面。
注2 ：定义的相对于输出电压摆幅在给定的条件。
T
ABLE
4. C
RYSTAL
C
极特
参数
振荡模式
频率
等效串联电阻（ESR ）
旁路电容
驱动电平
注：使用一个18pF之并联谐振晶体特征。
23.33
测试条件
最低
典型
26.5625
最大
28.33
50
7
1
单位
兆赫
Ω
pF
mW
基本
8422002AGI
www.icst.com/products/hiperclocks.html
4
REV 。 B 2005年11月14日
初步
集成
电路
系统公司
ICS8422002I
F
EMTO
C
锁
C
RYSTAL
-
TO
-
LVHSTL F
Characteristic低频
S
YNTHESIZER
测试条件
F_SEL [1： 0] = 00
F_SEL [1： 0] = 01
F_SEL [1：0 ] = 10
F_SEL [1： 0] = 11
最低
186.67
140
93.33
46.67
待定
212.5MHz ， （ 637KHz - 10MHz时）
187.5MHz ， （ 637kHz - 10MHz时）
0.59
0.53
0.56
0.56
0.66
410
典型
最大
226.66
170
113.33
56.66
单位
兆赫
兆赫
兆赫
兆赫
ps
ps
ps
ps
ps
ps
ps
%
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDA
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
参数
f
OUT
输出频率
t
SK （ O）
输出偏斜;注： 1 ， 3
t
JIT （ φ ）
RMS相位抖动（随机） ;
注2
159.375MHz ， （ 637KHz - 10MHz时）
106.25MHz ， （ 1.875MHz - 为20MHz ）
53.125MHz ， （ 637KHz - 10MHz时）
t
R
/ t
F
输出上升/下降时间
20 ％至80％
ODC
输出占空比
50
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注2 ：请参考相位噪声图。
注3 ：此参数定义符合JEDEC标准65 。
T
ABLE
5B 。 AC - C
极特
,
V
DD
= V
DDA
= 2.5V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
= -40°C
TO
85°C
符号
参数
测试条件
F_SEL [1： 0] = 00
f
OUT
输出频率
F_SEL [1： 0] = 01
F_SEL [1：0 ] = 10
F_SEL [1： 0] = 11
t
SK （ O）
输出偏斜;注： 1 ， 3
212.5MHz ， （ 637KHz - 10MHz时）
187.5MHz ， （ 637kHz - 10MHz时）
t
JIT （ φ ）
RMS相位抖动（随机） ;
注2
159.375MHz ， （ 637KHz - 10MHz时）
106.25MHz ， （ 1.875MHz - 为20MHz ）
53.125MHz ， （ 637KHz - 10MHz时）
t
R
/ t
F
输出上升/下降时间
20 ％至80％
最低
186.67
140
93.33
46.67
待定
0.60
0.72
0.64
0.55
0.68
380
典型
最大
226.66
170
113.33
56.66
单位
兆赫
兆赫
兆赫
兆赫
ps
ps
ps
ps
ps
ps
ps
%
ODC
输出占空比
50
注1 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注2 ：请参考相位噪声图。
注3 ：此参数定义符合JEDEC标准65 。
8422002AGI
www.icst.com/products/hiperclocks.html
5
REV 。 B 2005年11月14日
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