350MHZ ，水晶- TO- LVCMOS / LVTTL
频率合成器
ICS8402I
特点
两个LVCMOS / LVTTL输出
可选晶体振荡器接口或LVCMOS / LVTTL
TEST_CLK
输出频率范围： 15.625MHz到350MHz的
晶振输入频率范围： 12MHz的40MHz的
VCO范围： 250MHz的700MHz的到
并行或串行接口进行编程计数器和
输出分频器
RMS周期抖动： 30PS （最大值）
周期到周期抖动： 100ps的（最大）
全3.3V或3.3V混合核心/ 2.5V输出电源
-40 ° C至85°C的工作环境温度
可用两个标准（ RoHS指令5 ）和无铅（ RoHS指令6 ）
套餐
概述
该ICS8402I是一种通用，
水晶到LVCMOS / LVTTL高频
HiPerClockS
合成器和HiPerClockS的成员
家族高性能时钟解决方案
IDT 。该ICS8402I有一个可选的TEST_CLK或
晶振输入。 VCO工作在250MHz的频率范围
达到700MHz 。 VCO频率进行编程的步骤等于
输入基准或晶体频率的值。该VCO和
输出频率，可以通过串行或并行编程
接口的配置逻辑。低相位噪声
在ICS8402I的特点使其成为理想的时钟源
千兆以太网和SONET应用。
ICS
框图
OE0
引脚分配
VCO_SEL
nP_LOAD
XTAL_IN
M4
M3
M2
M1
M0
OE1
VCO_SEL
XTAL_SEL
TEST_CLK
XTAL_IN
OSC
XTAL_OUT
1
0
M5
M6
M7
M8
N0
N1
nc
1
2
3
4
5
6
7
8
32 31 30 29 28 27 26 25
24
23
22
21
20
19
18
17
9 10 11 12 13 14 15 16
V
DD
OE1
OE0
Q1
Q0
TEST
XTAL_OUT
TEST_CLK
XTAL_SEL
V
DDA
S_LOAD
S-DATA
S_CLOCK
MR
PLL
相位检测器
MR
÷
M
0
1
÷2
÷4
÷8
÷16
GND
VCO
Q0
Q1
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N1
CON组fi guration
接口
逻辑
TEST
ICS8402I
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
32铅VFQFN
采用5mm x 5mm X 0.925毫米包体
套餐
顶视图
IDT / ICS
LVCMOS / LVTTL频率合成器
1
ICS8402AYI REV 。一2007年10月16日
GND
V
DDO
ICS8402I
350MHZ ，水晶- TO- LVCMOS / LVTTL频率合成器
功能说明
注意：下面的功能说明操作说明
使用25MHz晶体。针对不同的有效的PLL环路分频值
晶体或输入频率的输入频率定义
特性，表5 ，注： 1 。
该ICS8402I具有完全集成的PLL ，因此
无需外部元件设置环路带宽。一
基本的晶体被用作输入到芯片上的振荡器。
振荡器的输出被馈送到相位检测器。 25MHz的
水晶提供了25MHz的鉴相器的参考频率。该
PLL的VCO工作在250MHz的范围内为700MHz的的。该
M个除法器的输出也被加到相位检测器。
相位检测器和M个分频器迫使VCO输出
频率为M倍，通过调整基准频率
VCO控制电压。需要注意的是对于M的某些值（要么太
高或过低）时，PLL将不实现锁定。的输出
压控振荡器由分离器被发送到每个前缩放
LVCMOS的输出缓冲器。分频器提供了50 ％的输出占空比
周期。
该ICS8402I的可编程特性支持两种输入
模式编程并购分频器和N分频器的输出。两个输入
操作模式是并行和串行。
图1
显示
时序图对于每个模式。在并行模式中， nP_LOAD
输入最初为低电平。通过M8和N0上输入M0数据
并且N1被直接传递到M分频器和N个输出分频器。上
在nP_LOAD输入低到高的跳变，数据是
锁定和对M分频器保持加载，直到下一次LOW
转型期nP_LOAD或直到一个串口事件发生。其结果，
所述M和N位可以被硬连线来设置M个除法器和N个输出
分隔到一个特定的默认状态就会自动发生
在上电期间。在操作时，所述测试输出为低电平
并行输入模式。 VCO频率之间的关系，
晶体的频率和对M分频器的定义如下：
FVCO =值为fXTAL ×M的
M值和M 0的通M8的所需的值示
在表3B中，可编程的VCO频率函数表。有效
M值为其PLL将实现锁定为25MHz的参考
被定义为10
≤
M
≤
28.频出的定义如下：
FOUT = FVCO =值为fXTAL ×M的
N
N
发生串行操作时nP_LOAD为高和S_LOAD是
低。移位寄存器与采样S-DATA装载位
S_CLOCK的上升沿。移位寄存器中的内容是
装入并购分频器和N分频器输出时S_LOAD
转变从低到高。在M鸿沟和N分频输出
值被锁存S_LOAD的高到低的跳变。如果
S_LOAD被拉高，在S-DATA输入数据直接传递
到M分频器和N个输出分频器上的每个上升沿
S_CLOCK 。在串行模式可以用来编程M和N
位和测试位T1和T0 。内部寄存器T0和T1
确定测试输出的状态如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
移位寄存器输出
M个分频器输出
CMOS的F out
S
ERIAL
L
OADING
S_CLOCK
S-DATA
t
T1
S
T0
H
* NULL
N1
N0
M8
M7
M6 M5
M4
M3
M2
M1
M0
t
S_LOAD
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1
nP_LOAD
t
S
M，N
t
H
时间
*注意：
空时隙定时必须遵守。
图1.并行&串行加载操作
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LVCMOS / LVTTL频率合成器
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ICS8402I
350MHZ ，水晶- TO- LVCMOS / LVTTL频率合成器
表1.引脚说明
数
1
2, 3, 4, 28,
29, 30, 31, 32
5, 6
7
8, 16
9
10
11, 12
13
14, 15
名字
M5
M6, M7, M8, M0,
M1, M2, M3, M4
N0, N1
nc
GND
TEST
V
DD
OE1 ， OE0
V
DDO
Q1, Q0
输入
输入
输入
未使用
动力
产量
动力
输入
动力
产量
上拉
TYPE
上拉
描述
M分频器输入。数据锁存nP_LOAD投入低到高的转变。
下拉LVCMOS / LVTTL接口电平。
下拉确定，如表3C定义输出分频值，函数表。
LVCMOS / LVTTL接口电平。
无连接。
测试输出是活跃在运行的串行模式。
输出低电平驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
输出使能。当逻辑高电平时，输出启用（默认） 。
当逻辑低电平时，输出处于三态。见表3D ，
OE功能表。 LVCMOS / LVTTL接口电平。
输出电源引脚。
单端时钟输出。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分频器复位
使所述输出端变为低电平。当逻辑低电平时，内部分隔和
下拉
输出被使能。 MR的断言不影响加载的M，N和T
值。 LVCMOS / LVTTL接口电平。
下拉
下拉
下拉
时钟在串行数据存在于S-DATA输入到在该移位寄存器
上升S_CLOCK的边缘。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。采样S_CLOCK的上升沿数据。
LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
上拉
晶体振荡器或测试输入作为PLL的参考源之间进行选择。
选择HIGH，当XTAL输入。选择TEST_CLK低的时候。
LVCMOS / LVTTL接口电平。
17
MR
输入
18
19
20
21
22
23
24,
25
26
S_CLOCK
S-DATA
S_LOAD
V
DDA
XTAL_SEL
TEST_CLK
XTAL_OUT
XTAL_IN
nP_LOAD
输入
输入
输入
动力
输入
输入
输入
下拉测试时钟输入。 LVCMOS / LVTTL接口电平。
晶体振荡器接口。 XTAL_IN是输入， XTAL_OUT是输出。
并行加载输入。 M0被加载到M：当存在于M8的数据确定
存在于N 1下拉分频器，并且当数据： N0设置N个输出分频器值。
LVCMOS / LVTTL接口电平。
上拉
确定合成器是否处于PLL或旁路模式。
LVCMOS / LVTTL接口电平。
输入
27
VCO_SEL
输入
注意：
上拉和下拉
是指内部输入电阻。参照表2 ，
引脚特性，
为典型值。
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3
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表2.引脚特性
符号
C
IN
C
PD
R
上拉
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
V
DD
, V
DDO
= 3.465V
V
DD
= 3.465V, V
DDO
= 2.625V
测试条件
最低
典型
4
13
11
51
51
V
DDO
= 3.465V
V
DDO
= 2.625V
5
7
7
12
最大
单位
pF
pF
pF
k
k
R
下拉
输入下拉电阻
R
OUT
输出阻抗
功能表
表3A 。并行和串行模式功能表
输入
MR
H
L
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
H
M
X
数据
数据
X
X
X
X
X
N
X
数据
数据
X
X
X
X
X
S_LOAD
X
X
L
L
↑
↓
L
H
S_CLOCK
X
X
X
↑
L
L
X
↑
S-DATA
X
X
X
数据
数据
数据
X
数据
条件
复位。强制输出低电平。
上直接传递到M分频器M和N个输入数据
和N输出分频器。测试输出被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
注：L =低
H = HIGH
X =无关
↑
=上升沿转变
↓
=下降沿
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表3B 。可编程VCO频率功能表
VCO频率
（兆赫）
250
275
650
675
700
256
M鸿沟
10
11
26
27
28
M8
0
0
0
0
0
128
M7
0
0
0
0
0
64
M6
0
0
0
0
0
32
M5
0
0
0
0
0
16
M4
0
0
1
1
1
8
M3
1
1
1
1
1
4
M2
0
0
0
0
1
2
M1
1
1
1
1
0
1
M0
0
1
0
1
0
注1 ：这M个分频值，并由此产生的频率对应的25MHz的TEST_CLK或晶体频率。
表3C 。可编程输出DividerFunction表
输入
N1
0
0
1
1
N0
0
1
0
1
N分频器值
2
4
8
16
输出频率（ MHz）的
最低
125
62.5
31.25
15.625
最大
350
175
87.5
43.75
表3D 。 OE功能表
输入
OE0
0
0
1
1
OE1
0
1
0
1
Q0
高阻
高阻
启用
启用
产量
Q1
高阻
启用
高阻
启用
IDT / ICS
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