集成
电路
系统公司
ICS83948I
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
F
EATURES
十二个LVCMOS输出
可选的LVCMOS时钟或差分CLK , NCLK输入
CLK , NCLK对可以接受以下差异
输入电平: LVDS , LVPECL , LVHSTL , SSTL , HCSL
LVCMOS_CLK接受下列输入电平:
LVCMOS或LVTTL
最大输出频率: 250MHz的
输出偏斜: 350ps (最大)
部分部分歪斜: 1.5ns (最大值)
3.3V内核, 3.3V输出
-40 ° C至85°C的工作环境温度
可在标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS83948I是一种低歪斜, 1至12 Differen-
TiAl基到LVCMOS扇出缓冲器和成员
HiPerClockS
在HiPerClock 系列高性能的
S
从ICS时钟解决方案。该ICS83948I有
两个可选的时钟输入。在CLK , NCLK
对可以接受最标准的差分输入级。该
LVCMOS_CLK能接受LVCMOS或LVTTL输入电平。
低阻抗LVCMOS输出设计用于驱动
50Ω串联或并联端接的传输线。该
有效的扇出可以从12增加到24 ,利用
输出来驱动两个串联的能力,终止线。
IC
S
该ICS83948I的特点是在3.3V核心/ 3.3V输出。
保证输出部分,以部分偏移特性
使ICS83948I适合那些时钟分配AP-
并发症苛刻的明确定义的性能和再
peatability 。
B
LOCK
D
IAGRAM
CLK_EN
D
Q
LE
LVCMOS_CLK
CLK
NCLK
1
Q0
0
Q1
CLK_SEL
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
OE
P
IN
A
SSIGNMENT
GND
GND
V
DDO
V
DDO
Q3
Q0
Q1
Q2
32 31 30 29 28 27 26 25
CLK_SEL
LVCMOS_CLK
CLK
NCLK
CLK_EN
OE
V
DD
GND
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
Q11
V
DDO
Q10
GND
Q9
V
DDO
Q8
GND
24
23
22
GND
Q4
V
DDO
Q5
GND
Q6
V
DDO
Q7
ICS83948I
21
20
19
18
17
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
83948AYI
www.icst.com/products/hiperclocks.html
1
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集成
电路
系统公司
ICS83948I
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
名字
CLK_SEL
输入
输入
输入
输入
输入
输入
动力
动力
产量
动力
TYPE
上拉
上拉
上拉
上拉
上拉
描述
时钟选择输入。选择LVCMOS时钟输入
当HIGH 。选择低位时CLK , NCLK输入。
LVCMOS / LVTTL接口电平。
时钟输入。 LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
时钟使能。 LVCMOS / LVTTL接口电平。
输出使能。 LVCMOS / LVTTL接口电平。
正电源引脚。
电源接地。
时钟输出。 LVCMOS / LVTTL接口电平。
输出电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8, 12, 16,
20, 24, 28, 32
9, 11, 13, 15,
17, 19, 21, 23
25, 27, 29, 31
10, 14, 18, 22, 26, 30
LVCMOS_CLK
CLK
NCLK
CLK_EN
OE
V
DD
GND
Q11, Q10, Q9, Q8,
Q7, Q6, Q5, Q4,
Q3, Q2, Q1, Q0
V
DDO
下拉铟(Inver)婷差分时钟输入。
注意:
上拉
和
下拉
是指内部输入电阻。见表2 ,引脚特性,为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
(每路输出)
输入上拉电阻
输入下拉电阻
输出阻抗
测试条件
最低
典型
4
25
51
51
7
最大
单位
pF
pF
kΩ
kΩ
Ω
T
ABLE
3A 。
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
CLK_SEL
0
1
CLK , NCLK
选
非选定
时钟
LVCMOS_CLK
非选定
选
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK_SEL
0
0
0
0
0
0
1
1
LVCMOS_CLK
—
—
—
—
—
—
0
1
CLK
0
1
0
1
偏见;注1
偏见;注1
—
—
NCLK
1
0
偏见;注1
偏见;注1
0
1
—
—
输出
Q0:Q12
低
高
低
高
高
低
低
高
输入到输出模式
差分至单端
差分至单端
单端单端
单端单端
单端单端
单端单端
单端单端
单端单端
极性
非铟(Inver)婷
非铟(Inver)婷
非铟(Inver)婷
非铟(Inver)婷
INVER婷
INVER婷
非铟(Inver)婷
非铟(Inver)婷
注1 :请参见应用信息部分, "Wiring的差分输入接受单端Levels" 。
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ICS83948I
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W( 0 LFPM )
-65 ℃150 ℃的
注:如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压,V
DD
输入,V
I
产出,V
O
封装的热阻抗,
θ
JA
贮藏温度,T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDO
= 3.3V ± 0.3V ,T
A
= -40°
TO
85°
符号参数
V
DD
V
DDO
I
DD
正电源电压
输出电源电压
电源电流
测试条件
最低
3.0
3.0
典型
3.3
3.3
最大
3.6
3.6
55
单位
V
V
mA
T
ABLE
4B 。 DC
极特
,
V
DD
= V
DDO
= 3.3V ± 0.3V ,T
A
= -40°
TO
85°
符号参数
V
IH
V
IL
V
PP
V
CMR
I
IN
V
OH
输入高电压
输入低电压
峰 - 峰值输入电压
输入共模电压;注: 1 , 2
输入电流
输出高电压
I
OH
= -20mA
2.5
0.4
测试条件
最低
2
-0.3
0.15
GND + 0.5
典型
最大
V
DD
+ 0.3
0. 8
1.3
V
DD
- 0.85
±100
单位
V
V
V
V
A
V
V
输出低电压
I
OL
= 20mA下
V
OL
注1 :对于单端应用,最大输入电压为CLK , NCLK为V
DD
+ 0.3V.
注2 :共模电压定义为V
IH
.
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L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
测试条件
CLK , NCLK ;
注1A
LVCMOS_CLK ;
注1B
f
≤
150MHz
f
≤
150MHz
测量
边@V上升
DDO
/2
测量
边@V上升
DDO
/2
0.8V至2V
0.8V至2V
F < 150MHz的
0.2
0.2
TCYCLE / 2 - 800
最低
典型
最大
250
3.75
4
350
1.5
2
1.0
1.0
TCYCLE / 2 + 800
11
单位
兆赫
ns
ns
ps
ns
ns
ns
ns
ps
ns
ns
ns
ns
ns
ns
T
ABLE
5. AC - C
极特
,
V
DD
= V
DDO
= 3.3V ± 0.3V ,T
A
= -40°
TO
85°
符号参数
f
最大
输出频率
t
PD
传播延迟
2.25
2
t
SK ( O)
t
SK (PP)的
t
R
t
F
t
PW
t
PZL
, t
PZH
t
PLZ
, t
PHZ
输出偏斜;注2: 6
帕吨至帕吨倾斜;
注3,6
输出上升时间
输出下降时间
输出脉冲宽度
输出禁止时间;注4
CLK , NCLK
LVCMOS_CLK
输出使能时间;注4
11
CLK_EN到
1
时钟使能
CLK , NCLK
建立时间;
t
S
CLK_EN到
注5
0
LVCMOS_CLK
CLK , NCLK到
1
时钟使能
CLK_EN
t
H
保持时间;
LVCMOS_CLK
注5
1
到CLK_EN
注1A :从差分输入交叉点V测量
DDO
输出的/ 2 。
注1B :从V测
DD
输入到V / 2或交叉点
DDO
输出的/ 2 。
注2 :定义为输出之间的偏移,在相同的电源电压,并以相等的负载条件。
测量V
DDO
/2.
注3 :定义为偏移在不同的设备输出端在相同的电源电压和与操作之间
同等负载条件。使用同一类型的每个设备上的输入,输出在V测量
DDO
/2.
注4 :这些参数由特性保证。在生产中测试。
注5 :建立和保持时间是相对于输入时钟的上升沿。
注6 :该参数定义符合JEDEC标准65 。
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L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
P
ARAMETER
M
EASUREMENT
I
载文信息
1.65V±0.15V
V
DD
V
DD,
V
DDO
范围
NCLK
Qx
V
PP
LVCMOS
交叉点
V
CMR
CLK
GND
GND = -1.65V ± 0.15V
3.3V
安输出
L
OAD
AC牛逼
美东时间
C
IRCUIT
D
。微分
I
NPUT
L
伊维尔基尼
Qx
V
DDO
2
第1部分
Qx
V
DDO
2
Qy
V
DDO
2
TSK ( O)
第2部分
Qy
V
DDO
2
TSK ( PP)
O
安输出
S
KEW
P
艺术
-
TO
-P
艺术
S
KEW
2V
0.8V
t
R
2V
0.8V
t
F
LVCMOS_
CLK
NCLK
V
DDO
2
时钟
输出
O
安输出
R
ISE
/F
所有
T
IME
CLK
V
DDO
V
DDO
2
t
PW
t
期
V
DDO
2
Q0:Q11
2
Q0:Q11
t
PD
V
DDO
2
ODC =
t
PW
t
期
O
安输出
D
UTY
C
YCLE
/P
ULSE
W
ID
/P
ERIOD
83948AYI
P
ROPAGATION
D
ELAY
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L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
F
EATURES
十二个LVCMOS输出
可选的LVCMOS时钟或差分CLK , NCLK输入
CLK , NCLK对可以接受以下差异
输入电平: LVDS , LVPECL , LVHSTL , SSTL , HCSL
LVCMOS_CLK接受下列输入电平:
LVCMOS或LVTTL
最大输出频率: 250MHz的
输出偏斜: 350ps (最大)
部分部分歪斜: 1.5ns (最大值)
3.3V内核, 3.3V输出
-40 ° C至85°C的工作环境温度
可在标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS83948I是一种低歪斜, 1至12 Differen-
TiAl基到LVCMOS扇出缓冲器和成员
HiPerClockS
在HiPerClock 系列高性能的
S
从ICS时钟解决方案。该ICS83948I有
两个可选的时钟输入。在CLK , NCLK
对可以接受最标准的差分输入级。该
LVCMOS_CLK能接受LVCMOS或LVTTL输入电平。
低阻抗LVCMOS输出设计用于驱动
50Ω串联或并联端接的传输线。该
有效的扇出可以从12增加到24 ,利用
输出来驱动两个串联的能力,终止线。
IC
S
该ICS83948I的特点是在3.3V核心/ 3.3V输出。
保证输出部分,以部分偏移特性
使ICS83948I适合那些时钟分配AP-
并发症苛刻的明确定义的性能和再
peatability 。
B
LOCK
D
IAGRAM
CLK_EN
D
Q
LE
LVCMOS_CLK
CLK
NCLK
1
Q0
0
Q1
CLK_SEL
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
OE
P
IN
A
SSIGNMENT
GND
GND
V
DDO
V
DDO
Q3
Q0
Q1
Q2
32 31 30 29 28 27 26 25
CLK_SEL
LVCMOS_CLK
CLK
NCLK
CLK_EN
OE
V
DD
GND
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
Q11
V
DDO
Q10
GND
Q9
V
DDO
Q8
GND
24
23
22
GND
Q4
V
DDO
Q5
GND
Q6
V
DDO
Q7
ICS83948I
21
20
19
18
17
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
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KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
名字
CLK_SEL
输入
输入
输入
输入
输入
输入
动力
动力
产量
动力
TYPE
上拉
上拉
上拉
上拉
上拉
描述
时钟选择输入。选择LVCMOS时钟输入
当HIGH 。选择低位时CLK , NCLK输入。
LVCMOS / LVTTL接口电平。
时钟输入。 LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
时钟使能。 LVCMOS / LVTTL接口电平。
输出使能。 LVCMOS / LVTTL接口电平。
正电源引脚。
电源接地。
时钟输出。 LVCMOS / LVTTL接口电平。
输出电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8, 12, 16,
20, 24, 28, 32
9, 11, 13, 15,
17, 19, 21, 23
25, 27, 29, 31
10, 14, 18, 22, 26, 30
LVCMOS_CLK
CLK
NCLK
CLK_EN
OE
V
DD
GND
Q11, Q10, Q9, Q8,
Q7, Q6, Q5, Q4,
Q3, Q2, Q1, Q0
V
DDO
下拉铟(Inver)婷差分时钟输入。
注意:
上拉
和
下拉
是指内部输入电阻。见表2 ,引脚特性,为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
(每路输出)
输入上拉电阻
输入下拉电阻
输出阻抗
测试条件
最低
典型
4
25
51
51
7
最大
单位
pF
pF
kΩ
kΩ
Ω
T
ABLE
3A 。
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
CLK_SEL
0
1
CLK , NCLK
选
非选定
时钟
LVCMOS_CLK
非选定
选
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK_SEL
0
0
0
0
0
0
1
1
LVCMOS_CLK
—
—
—
—
—
—
0
1
CLK
0
1
0
1
偏见;注1
偏见;注1
—
—
NCLK
1
0
偏见;注1
偏见;注1
0
1
—
—
输出
Q0:Q12
低
高
低
高
高
低
低
高
输入到输出模式
差分至单端
差分至单端
单端单端
单端单端
单端单端
单端单端
单端单端
单端单端
极性
非铟(Inver)婷
非铟(Inver)婷
非铟(Inver)婷
非铟(Inver)婷
INVER婷
INVER婷
非铟(Inver)婷
非铟(Inver)婷
注1 :请参见应用信息部分, "Wiring的差分输入接受单端Levels" 。
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OW
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, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W( 0 LFPM )
-65 ℃150 ℃的
注:如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压,V
DD
输入,V
I
产出,V
O
封装的热阻抗,
θ
JA
贮藏温度,T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDO
= 3.3V ± 0.3V ,T
A
= -40°
TO
85°
符号参数
V
DD
V
DDO
I
DD
正电源电压
输出电源电压
电源电流
测试条件
最低
3.0
3.0
典型
3.3
3.3
最大
3.6
3.6
55
单位
V
V
mA
T
ABLE
4B 。 DC
极特
,
V
DD
= V
DDO
= 3.3V ± 0.3V ,T
A
= -40°
TO
85°
符号参数
V
IH
V
IL
V
PP
V
CMR
I
IN
V
OH
输入高电压
输入低电压
峰 - 峰值输入电压
输入共模电压;注: 1 , 2
输入电流
输出高电压
I
OH
= -20mA
2.5
0.4
测试条件
最低
2
-0.3
0.15
GND + 0.5
典型
最大
V
DD
+ 0.3
0. 8
1.3
V
DD
- 0.85
±100
单位
V
V
V
V
A
V
V
输出低电压
I
OL
= 20mA下
V
OL
注1 :对于单端应用,最大输入电压为CLK , NCLK为V
DD
+ 0.3V.
注2 :共模电压定义为V
IH
.
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集成
电路
系统公司
ICS83948I
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
测试条件
CLK , NCLK ;
注1A
LVCMOS_CLK ;
注1B
f
≤
150MHz
f
≤
150MHz
测量
边@V上升
DDO
/2
测量
边@V上升
DDO
/2
0.8V至2V
0.8V至2V
F < 150MHz的
0.2
0.2
TCYCLE / 2 - 800
最低
典型
最大
250
3.75
4
350
1.5
2
1.0
1.0
TCYCLE / 2 + 800
11
单位
兆赫
ns
ns
ps
ns
ns
ns
ns
ps
ns
ns
ns
ns
ns
ns
T
ABLE
5. AC - C
极特
,
V
DD
= V
DDO
= 3.3V ± 0.3V ,T
A
= -40°
TO
85°
符号参数
f
最大
输出频率
t
PD
传播延迟
2.25
2
t
SK ( O)
t
SK (PP)的
t
R
t
F
t
PW
t
PZL
, t
PZH
t
PLZ
, t
PHZ
输出偏斜;注2: 6
帕吨至帕吨倾斜;
注3,6
输出上升时间
输出下降时间
输出脉冲宽度
输出禁止时间;注4
CLK , NCLK
LVCMOS_CLK
输出使能时间;注4
11
CLK_EN到
1
时钟使能
CLK , NCLK
建立时间;
t
S
CLK_EN到
注5
0
LVCMOS_CLK
CLK , NCLK到
1
时钟使能
CLK_EN
t
H
保持时间;
LVCMOS_CLK
注5
1
到CLK_EN
注1A :从差分输入交叉点V测量
DDO
输出的/ 2 。
注1B :从V测
DD
输入到V / 2或交叉点
DDO
输出的/ 2 。
注2 :定义为输出之间的偏移,在相同的电源电压,并以相等的负载条件。
测量V
DDO
/2.
注3 :定义为偏移在不同的设备输出端在相同的电源电压和与操作之间
同等负载条件。使用同一类型的每个设备上的输入,输出在V测量
DDO
/2.
注4 :这些参数由特性保证。在生产中测试。
注5 :建立和保持时间是相对于输入时钟的上升沿。
注6 :该参数定义符合JEDEC标准65 。
83948AYI
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REV 。 二〇〇五年十二月十五日
集成
电路
系统公司
ICS83948I
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
P
ARAMETER
M
EASUREMENT
I
载文信息
1.65V±0.15V
V
DD
V
DD,
V
DDO
范围
NCLK
Qx
V
PP
LVCMOS
交叉点
V
CMR
CLK
GND
GND = -1.65V ± 0.15V
3.3V
安输出
L
OAD
AC牛逼
美东时间
C
IRCUIT
D
。微分
I
NPUT
L
伊维尔基尼
Qx
V
DDO
2
第1部分
Qx
V
DDO
2
Qy
V
DDO
2
TSK ( O)
第2部分
Qy
V
DDO
2
TSK ( PP)
O
安输出
S
KEW
P
艺术
-
TO
-P
艺术
S
KEW
2V
0.8V
t
R
2V
0.8V
t
F
LVCMOS_
CLK
NCLK
V
DDO
2
时钟
输出
O
安输出
R
ISE
/F
所有
T
IME
CLK
V
DDO
V
DDO
2
t
PW
t
期
V
DDO
2
Q0:Q11
2
Q0:Q11
t
PD
V
DDO
2
ODC =
t
PW
t
期
O
安输出
D
UTY
C
YCLE
/P
ULSE
W
ID
/P
ERIOD
83948AYI
P
ROPAGATION
D
ELAY
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