集成
电路
系统公司
ICS83948I-147
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
F
EATURES
十二个LVCMOS / LVTTL输出
可选的LVCMOS / LVTTL时钟
或差分CLK ， NCLK输入
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
LVCMOS_CLK接受下列输入电平：
LVCMOS或LVTTL
输出频率： 350MHz的（最大）
输出偏移（在3.3V ± 5 ％ ） ：在100ps （最大）
部分到部分歪斜（在3.3V ± 5 ％ ） ： 1ns的（最大）
全3.3V或2.5V的全工作电源
-40 ° C至85°C的工作环境温度
可在标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS83948I -147是一种低歪斜， 1至12
差分至LVCMOS / LVTTL扇出缓冲器和
HiPerClockS
在HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS83948I -147有两个可选的时钟输入。
在CLK ， NCLK对可以接受最标准差
输入电平。该LVCMOS_CLK能接受LVCMOS或
LVTTL输入电平。低阻抗LVCMOS / LVTTL输出
看跌期权是专为驱动50Ω串联或并联终止
传输线。有效的扇出可以增加
从12到24通过利用该输出来驱动2的能力
一系列的终止线。
IC
S
该ICS83948I - 147的特点是在全3.3V或2.5V满
工作电源模式。保证输出和器件之间的部分
歪斜的特点使ICS83948I -147非常适合那些
时钟分配的应用要求明确per-
性能和可重复性。
B
LOCK
D
IAGRAM
CLK_EN
D
Q
LE
LVCMOS_CLK
CLK
NCLK
1
Q0
0
Q1
CLK_SEL
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
OE
P
IN
A
SSIGNMENT
GND
GND
V
DDO
V
DDO
Q0
Q1
Q2
Q3
32 31 30 29 28 27 26 25
CLK_SEL
LVCMOS_CLK
CLK
NCLK
CLK_EN
OE
V
DD
GND
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
Q11
V
DDO
Q10
GND
Q9
V
DDO
Q8
GND
24
23
22
GND
Q4
V
DDO
Q5
GND
Q6
V
DDO
Q7
ICS83948I-147
21
20
19
18
17
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
83948AYI-147
www.icst.com/products/hiperclocks.html
1
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集成
电路
系统公司
ICS83948I-147
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
TYPE
输入
输入
输入
输入
输入
输入
动力
动力
产量
动力
上拉
上拉
上拉
上拉
上拉
描述
时钟选择输入。选择HIGH，当LVCMOS_CLK输入。
选择低位时CLK ， NCLK输入。
LVCMOS / LVTTL接口电平
时钟输入。 LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
时钟使能。 LVCMOS / LVTTL接口电平。
输出使能。 LVCMOS / LVTTL接口电平。
电源引脚。
电源接地。
时钟输出。 LVCMOS / LVTTL接口电平。
输出电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8, 12, 16,
20, 24, 28, 32
9, 11, 13, 15,
17, 19, 21, 23
25, 27, 29, 31
10, 14, 18,
22, 26, 30
名字
CLK_SEL
LVCMOS_CLK
CLK
NCLK
CLK_EN
OE
V
DD
GND
Q11, Q10, Q9, Q8,
Q7, Q6, Q5, Q4,
Q3, Q2, Q1, Q0
V
DDO
下拉铟（Inver）婷差分时钟输入。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
5
测试条件
最低
典型
4
12
51
51
7
12
最大
单位
pF
pF
kΩ
kΩ
Ω
T
ABLE
3A 。
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
0
1
时钟
CLK ，选择NCLK输入
选择LVCMOS_CLK输入
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK_SEL
0
0
0
0
0
0
1
1
LVCMOS_CLK
—
—
—
—
—
—
0
1
CLK
0
1
0
1
偏见;注1
偏见;注1
—
—
NCLK
1
0
偏见;注1
偏见;注1
0
1
—
—
输出
Q0:Q11
低
高
低
高
高
低
低
高
输入到输出模式
差分至单端
差分至单端
单端单端
单端单端
单端单端
单端单端
单端单端
单端单端
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
非铟（Inver）婷
非铟（Inver）婷
注1 ：请参见应用信息部分， "Wiring的差分输入接受单端Levels" 。
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2
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L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= -40°
TO
85°
符号
V
DD
V
DDO
I
DD
参数
电源电压
输出电源电压
电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
最大
3.465
3.465
55
单位
V
V
mA
T
ABLE
4B 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDO
= 2.5V ±5％ ，T
A
= -40°
TO
85°
符号
V
DD
V
DDO
I
DD
参数
电源电压
输出电源电压
电源电流
测试条件
最低
2.375
2.375
典型
2.5
2.5
最大
2.625
2.625
52
单位
V
V
mA
T
ABLE
4C 。 DC
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= -40°
TO
85°
符号参数
V
IH
V
IL
I
IN
V
OH
V
OL
V
PP
输入高电压
输入低电压
输入电流
输出高电压;注1
输出低电压;注1
LVCMOS
LVCMOS
V
IN
= V
DD
或V
IN
= GND
I
OH
= -24mA
I
OL
= 24毫安
I
OL
= 12毫安
2.4
0.55
0.30
1.3
V
DD
- 0.85
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
300
单位
V
V
A
V
V
V
V
V
峰 - 峰值输入电压
CLK ， NCLK
0.15
输入共模电压;
V
CMR
CLK ， NCLK
GND + 0.5
注2,3
注1 ：能够驱动50的输出
Ω
终止50传输线
Ω
到V
DDO
/2.
参见参数测量部分， "3.3V输出负载AC测试Circuit" 。
注2 ：对于单端应用，最大输入电压为CLK ， NCLK为V
DD
+ 0.3V.
注3 ：共模电压定义为V
IH
.
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L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
LVCMOS
LVCMOS
V
IN
= V
DD
或V
IN
= GND
I
OH
= -15mA
I
OL
= 15毫安
1.8
0.6
1.3
V
DD
- 0.85
最低
1.7
-0.3
典型
最大
V
DD
+ 0.3
0.7
300
单位
V
V
A
V
V
V
V
T
ABLE
4D 。 DC
极特
,
V
DD
= V
DDO
= 2.5V ±5％ ，T
A
= -40°
TO
85°
符号
V
IH
V
IL
I
IN
V
OH
V
OL
V
PP
参数
输入高电压
输入低电压
输入电流
输出高电压;注1
输出低电压;注1
峰 - 峰值输入电压
CLK ， NCLK
0.15
输入共模电压;
V
CMR
CLK ， NCLK
GND + 0.5
注2,3
注1 ：能够驱动50的输出
Ω
终止50传输线
Ω
到V
DDO
/2.
参见参数测量部分， "2.5V输出负载AC测试Circuit" 。
注2 ：对于单端应用，最大输入电压为CLK ， NCLK为V
DD
+ 0.3V.
注3 ：共模电压定义为V
IH
.
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= -40°
TO
85°
符号参数
f
最大
输出频率
t
PD
传播
延迟;
CLK ， NCLK ;
注1
LVCMOS_CLK ;
注2
测试条件
最低
典型
最大
350
4
4
100
1
0.2
45
50
1.0
55
5
单位
兆赫
ns
ns
ps
ns
ns
%
ns
ns
ns
ns
ns
ns
≤ 350MHz的
≤ 350MHz的
测量
边@V上升
DDO
/2
测量
边@V上升
DDO
/2
0.8V至2V
≤为150MHz ，参考值= CLK ， NCLK
2
2
t
SK （ O）
t
SK （PP）的
t
R
/ t
F
ODC
t
PZL
, t
PZH
t
PLZ
, t
PHZ
输出偏斜;注3 ，第7
帕吨至帕吨倾斜;注： 4,7
输出上升/下降时间
输出占空比
输出使能时间;注5：
输出禁止时间;注5：
5
CLK_EN到
1
时钟使能
CLK ， NCLK
t
S
建立时间;
CLK_EN到
注6
0
LVCMOS_CLK
CLK ， NCLK到
0
时钟使能
CLK_EN
t
H
保持时间;
LVCMOS_CLK
注6
1
到CLK_EN
注1 ：从差分输入交叉点V测量
DDO
输出的/ 2 。
注2 ：从V测
DD
输入到V / 2的
DDO
输出的/ 2 。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注4 ：定义为偏移在不同的设备输出端在相同的电源电压和与操作之间
同等负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注5 ：这些参数由特性保证。在生产中测试。
注6 ：建立和保持时间是相对于输入时钟的上升沿。
注7 ：该参数定义符合JEDEC标准65 。
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L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
最低
典型
最大
350
4.2
4.4
160
2
0.1
40
1.0
60
5
单位
兆赫
ns
ns
ps
ns
ns
%
ns
ns
ns
ns
ns
ns
T
ABLE
5B 。 AC - C
极特
,
V
DD
= V
DDO
= 2.5V ±5％ ，T
A
= -40°
TO
85°
符号参数
f
最大
输出频率
t
PD
传播
延迟;
CLK ， NCLK ;
注1
LVCMOS_CLK ;
注2
f
≤
350MHz
f
≤
350MHz
测量
边@V上升
DDO
/2
测量
边@V上升
DDO
/2
0.6V至1.8V
≤为150MHz ，参考值= CLK ， NCLK
1.5
1.7
t
SK （ O）
t
SK （PP）的
t
R
/ t
F
ODC
t
PZL
, t
PZH
t
PLZ
, t
PHZ
输出偏斜;注3 ，第7
帕吨至帕吨倾斜;注： 4,7
输出上升/下降时间
输出占空比
输出使能时间;注5：
输出禁止时间;注5：
5
CLK_EN到
1
时钟使能
CLK ， NCLK
t
S
建立时间;
CLK_EN到
注6
0
LVCMOS_CLK
CLK ， NCLK到
0
时钟使能
CLK_EN
t
H
保持时间;
LVCMOS_CLK
注6
1
到CLK_EN
注1 ：从差分输入交叉点V测量
DDO
输出的/ 2 。
注2 ：从V测
DD
输入到V / 2的
DDO
输出的/ 2 。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注4 ：定义为偏移在不同的设备输出端在相同的电源电压和与操作之间
同等负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注5 ：这些参数由特性保证。在生产中测试。
注6 ：建立和保持时间是相对于输入时钟的上升沿。
注7 ：该参数定义符合JEDEC标准65 。
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电路
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ICS83948I-147
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
F
EATURES
十二个LVCMOS / LVTTL输出
可选的LVCMOS / LVTTL时钟
或差分CLK ， NCLK输入
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
LVCMOS_CLK接受下列输入电平：
LVCMOS或LVTTL
输出频率： 350MHz的（最大）
输出偏移（在3.3V ± 5 ％ ） ：在100ps （最大）
部分到部分歪斜（在3.3V ± 5 ％ ） ： 1ns的（最大）
全3.3V或2.5V的全工作电源
-40 ° C至85°C的工作环境温度
可在标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS83948I -147是一种低歪斜， 1至12
差分至LVCMOS / LVTTL扇出缓冲器和
HiPerClockS
在HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS83948I -147有两个可选的时钟输入。
在CLK ， NCLK对可以接受最标准差
输入电平。该LVCMOS_CLK能接受LVCMOS或
LVTTL输入电平。低阻抗LVCMOS / LVTTL输出
看跌期权是专为驱动50Ω串联或并联终止
传输线。有效的扇出可以增加
从12到24通过利用该输出来驱动2的能力
一系列的终止线。
IC
S
该ICS83948I - 147的特点是在全3.3V或2.5V满
工作电源模式。保证输出和器件之间的部分
歪斜的特点使ICS83948I -147非常适合那些
时钟分配的应用要求明确per-
性能和可重复性。
B
LOCK
D
IAGRAM
CLK_EN
D
Q
LE
LVCMOS_CLK
CLK
NCLK
1
Q0
0
Q1
CLK_SEL
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
OE
P
IN
A
SSIGNMENT
GND
GND
V
DDO
V
DDO
Q0
Q1
Q2
Q3
32 31 30 29 28 27 26 25
CLK_SEL
LVCMOS_CLK
CLK
NCLK
CLK_EN
OE
V
DD
GND
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
Q11
V
DDO
Q10
GND
Q9
V
DDO
Q8
GND
24
23
22
GND
Q4
V
DDO
Q5
GND
Q6
V
DDO
Q7
ICS83948I-147
21
20
19
18
17
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
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1
REV 。 B 2005年11月21日
集成
电路
系统公司
ICS83948I-147
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
TYPE
输入
输入
输入
输入
输入
输入
动力
动力
产量
动力
上拉
上拉
上拉
上拉
上拉
描述
时钟选择输入。选择HIGH，当LVCMOS_CLK输入。
选择低位时CLK ， NCLK输入。
LVCMOS / LVTTL接口电平
时钟输入。 LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
时钟使能。 LVCMOS / LVTTL接口电平。
输出使能。 LVCMOS / LVTTL接口电平。
电源引脚。
电源接地。
时钟输出。 LVCMOS / LVTTL接口电平。
输出电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8, 12, 16,
20, 24, 28, 32
9, 11, 13, 15,
17, 19, 21, 23
25, 27, 29, 31
10, 14, 18,
22, 26, 30
名字
CLK_SEL
LVCMOS_CLK
CLK
NCLK
CLK_EN
OE
V
DD
GND
Q11, Q10, Q9, Q8,
Q7, Q6, Q5, Q4,
Q3, Q2, Q1, Q0
V
DDO
下拉铟（Inver）婷差分时钟输入。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
5
测试条件
最低
典型
4
12
51
51
7
12
最大
单位
pF
pF
kΩ
kΩ
Ω
T
ABLE
3A 。
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
0
1
时钟
CLK ，选择NCLK输入
选择LVCMOS_CLK输入
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK_SEL
0
0
0
0
0
0
1
1
LVCMOS_CLK
—
—
—
—
—
—
0
1
CLK
0
1
0
1
偏见;注1
偏见;注1
—
—
NCLK
1
0
偏见;注1
偏见;注1
0
1
—
—
输出
Q0:Q11
低
高
低
高
高
低
低
高
输入到输出模式
差分至单端
差分至单端
单端单端
单端单端
单端单端
单端单端
单端单端
单端单端
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
非铟（Inver）婷
非铟（Inver）婷
注1 ：请参见应用信息部分， "Wiring的差分输入接受单端Levels" 。
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OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= -40°
TO
85°
符号
V
DD
V
DDO
I
DD
参数
电源电压
输出电源电压
电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
最大
3.465
3.465
55
单位
V
V
mA
T
ABLE
4B 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDO
= 2.5V ±5％ ，T
A
= -40°
TO
85°
符号
V
DD
V
DDO
I
DD
参数
电源电压
输出电源电压
电源电流
测试条件
最低
2.375
2.375
典型
2.5
2.5
最大
2.625
2.625
52
单位
V
V
mA
T
ABLE
4C 。 DC
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= -40°
TO
85°
符号参数
V
IH
V
IL
I
IN
V
OH
V
OL
V
PP
输入高电压
输入低电压
输入电流
输出高电压;注1
输出低电压;注1
LVCMOS
LVCMOS
V
IN
= V
DD
或V
IN
= GND
I
OH
= -24mA
I
OL
= 24毫安
I
OL
= 12毫安
2.4
0.55
0.30
1.3
V
DD
- 0.85
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
300
单位
V
V
A
V
V
V
V
V
峰 - 峰值输入电压
CLK ， NCLK
0.15
输入共模电压;
V
CMR
CLK ， NCLK
GND + 0.5
注2,3
注1 ：能够驱动50的输出
Ω
终止50传输线
Ω
到V
DDO
/2.
参见参数测量部分， "3.3V输出负载AC测试Circuit" 。
注2 ：对于单端应用，最大输入电压为CLK ， NCLK为V
DD
+ 0.3V.
注3 ：共模电压定义为V
IH
.
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集成
电路
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L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
LVCMOS
LVCMOS
V
IN
= V
DD
或V
IN
= GND
I
OH
= -15mA
I
OL
= 15毫安
1.8
0.6
1.3
V
DD
- 0.85
最低
1.7
-0.3
典型
最大
V
DD
+ 0.3
0.7
300
单位
V
V
A
V
V
V
V
T
ABLE
4D 。 DC
极特
,
V
DD
= V
DDO
= 2.5V ±5％ ，T
A
= -40°
TO
85°
符号
V
IH
V
IL
I
IN
V
OH
V
OL
V
PP
参数
输入高电压
输入低电压
输入电流
输出高电压;注1
输出低电压;注1
峰 - 峰值输入电压
CLK ， NCLK
0.15
输入共模电压;
V
CMR
CLK ， NCLK
GND + 0.5
注2,3
注1 ：能够驱动50的输出
Ω
终止50传输线
Ω
到V
DDO
/2.
参见参数测量部分， "2.5V输出负载AC测试Circuit" 。
注2 ：对于单端应用，最大输入电压为CLK ， NCLK为V
DD
+ 0.3V.
注3 ：共模电压定义为V
IH
.
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= -40°
TO
85°
符号参数
f
最大
输出频率
t
PD
传播
延迟;
CLK ， NCLK ;
注1
LVCMOS_CLK ;
注2
测试条件
最低
典型
最大
350
4
4
100
1
0.2
45
50
1.0
55
5
单位
兆赫
ns
ns
ps
ns
ns
%
ns
ns
ns
ns
ns
ns
≤ 350MHz的
≤ 350MHz的
测量
边@V上升
DDO
/2
测量
边@V上升
DDO
/2
0.8V至2V
≤为150MHz ，参考值= CLK ， NCLK
2
2
t
SK （ O）
t
SK （PP）的
t
R
/ t
F
ODC
t
PZL
, t
PZH
t
PLZ
, t
PHZ
输出偏斜;注3 ，第7
帕吨至帕吨倾斜;注： 4,7
输出上升/下降时间
输出占空比
输出使能时间;注5：
输出禁止时间;注5：
5
CLK_EN到
1
时钟使能
CLK ， NCLK
t
S
建立时间;
CLK_EN到
注6
0
LVCMOS_CLK
CLK ， NCLK到
0
时钟使能
CLK_EN
t
H
保持时间;
LVCMOS_CLK
注6
1
到CLK_EN
注1 ：从差分输入交叉点V测量
DDO
输出的/ 2 。
注2 ：从V测
DD
输入到V / 2的
DDO
输出的/ 2 。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注4 ：定义为偏移在不同的设备输出端在相同的电源电压和与操作之间
同等负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注5 ：这些参数由特性保证。在生产中测试。
注6 ：建立和保持时间是相对于输入时钟的上升沿。
注7 ：该参数定义符合JEDEC标准65 。
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, 1-
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-12
D
。微分
-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
最低
典型
最大
350
4.2
4.4
160
2
0.1
40
1.0
60
5
单位
兆赫
ns
ns
ps
ns
ns
%
ns
ns
ns
ns
ns
ns
T
ABLE
5B 。 AC - C
极特
,
V
DD
= V
DDO
= 2.5V ±5％ ，T
A
= -40°
TO
85°
符号参数
f
最大
输出频率
t
PD
传播
延迟;
CLK ， NCLK ;
注1
LVCMOS_CLK ;
注2
f
≤
350MHz
f
≤
350MHz
测量
边@V上升
DDO
/2
测量
边@V上升
DDO
/2
0.6V至1.8V
≤为150MHz ，参考值= CLK ， NCLK
1.5
1.7
t
SK （ O）
t
SK （PP）的
t
R
/ t
F
ODC
t
PZL
, t
PZH
t
PLZ
, t
PHZ
输出偏斜;注3 ，第7
帕吨至帕吨倾斜;注： 4,7
输出上升/下降时间
输出占空比
输出使能时间;注5：
输出禁止时间;注5：
5
CLK_EN到
1
时钟使能
CLK ， NCLK
t
S
建立时间;
CLK_EN到
注6
0
LVCMOS_CLK
CLK ， NCLK到
0
时钟使能
CLK_EN
t
H
保持时间;
LVCMOS_CLK
注6
1
到CLK_EN
注1 ：从差分输入交叉点V测量
DDO
输出的/ 2 。
注2 ：从V测
DD
输入到V / 2的
DDO
输出的/ 2 。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注4 ：定义为偏移在不同的设备输出端在相同的电源电压和与操作之间
同等负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注5 ：这些参数由特性保证。在生产中测试。
注6 ：建立和保持时间是相对于输入时钟的上升沿。
注7 ：该参数定义符合JEDEC标准65 。
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