集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
特点
两个LVCMOS / LVTTL输出
两个差分CLKX ， nCLKx输入对
CLK ， NCLK对可以接受以下差异
输入电平： LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
最大输出频率： 350MHz的（典型值）
输出偏斜： 60ps的（最大）
部分到部分歪斜： 500PS （最大值）
附加相位抖动， RMS ： 0.14ps （典型值）
小型8引脚SOIC封装可节省电路板空间
工作电压3.3V
-40 ° C至85°C的工作环境温度
可在标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS83023I是一款双通道， 1对1的差分至
LVCMOS译者/扇出缓冲器和MEM-
HiPerClockS
在HiPerClockS 系列高Perfor-的误码率
曼斯时钟解决方案，从ICS 。该differen-
TiAl基输入可以接受大多数差分信号
类型（ LVDS ， LVHSTL ， LVPECL ， SSTL和HCSL ）和
转化为两个单端LVCMOS输出。小
8引脚SOIC封装占位面积，使该器件非常适用于AP-使用
并发症有限的电路板空间。
IC
S
B
LOCK
D
IAGRAM
CLK0
nCLK0
CLK1
nCLK1
Q0
P
IN
A
SSIGNMENT
CLK0
nCLK0
nCLK1
CLK1
1
2
3
4
8
7
6
5
V
DD
Q0
Q1
GND
Q1
ICS83023I
8引脚SOIC
3.8毫米X 4.8毫米X 1.47毫米包体
男包
顶视图
83023AMI
www.icst.com/products/hiperclocks.html
1
REV 。 B 2006年1月18日
集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
TYPE
输入
输入
输入
输入
动力
产量
产量
动力
上拉
上拉
描述
INVER婷差分时钟输入。
INVER婷差分时钟输入。
电源接地。
单时钟输出。 LVCMOS / LVTTL接口电平。
单时钟输出。 LVCMOS / LVTTL接口电平。
正电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8
名字
CLK0
nCLK0
nCLK1
CLK1
GND
Q1
Q0
V
DD
下拉非INVER婷差分时钟输入。
下拉非INVER婷差分时钟输入。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
测试条件
最低
典型
4
V
DD
= 3.6V
23
51
51
7
最大
单位
pF
pF
kΩ
kΩ
Ω
83023AMI
www.icst.com/products/hiperclocks.html
2
REV 。 B 2006年1月18日
集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DD
+ 0.5V
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。功能
产物在这些条件下或任何有条件的操作
超越那些在上市系统蒸发散
DC特性
or
AC
特征
是不是暗示。暴露在绝对马克西
妈妈额定值条件下长时间可能会影响的精良
UCT可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
112.7 ℃/ W（ 0 LFPM ）
贮藏温度，T
英镑
-65 ℃150 ℃的
T
ABLE
3A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号
V
DD
I
DD
参数
正电源电压
正电源电流
测试条件
最低
3.0
典型
3.3
最大
3.6
20
单位
V
mA
T
ABLE
3B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号
V
OH
V
OL
参数
输出高电压;注1
输出低电压;注1
测试条件
最低
2.6
0.5
典型
最大
单位
V
V
注1 ：输出端接50
Ω
到V
DD
/ 2 。参见参数测量部分， 3.3V输出负载测试电路。
T
ABLE
3C 。
。微分
DC
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
nCLK0 ， nCLK1
CLK0 ， CLK1
nCLK0 ， nCLK1
CLK0 ， CLK1
测试条件
V
IN
= V
DD
= 3.6V
V
IN
= V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
-150
-5
1.3
V
DD
- 0.85
最低
典型
最大
5
150
单位
A
A
A
A
V
V
峰 - 峰值输入电压
0.15
共模输入电压;
GND + 0.5
V
CMR
注1,2
注1 ：对于单端应用程序
,
最大输入电压为CLKX ， nCLKx为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
83023AMI
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3
REV 。 B 2006年1月18日
集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
测试条件
最低
1.8
典型
350
2.1
2.4
60
500
为100MHz ，集成范围
(637kHz-10MHz)
0.8V至2V
0.8V至2V
f
≤
166MHz
0.14
10 0
100
45
25 0
250
50
400
400
55
57
最大
单位
兆赫
ns
ps
ps
ps
ps
ps
%
%
T
ABLE
4. AC - C
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号参数
f
最大
t
PD
t
SK （ O）
t
SK （PP）的
t
JIT
t
R
t
F
ODC
最大输出频率
传播延迟;注1
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动节
输出上升时间
输出下降时间
输出占空比
F > 166MHz的
43
50
在f测量所有参数
最大
除非另有说明。参见参数测量信息。
注1 ：从差分输入交叉点V测量
DD
输出的/ 2 。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DD
/ 2 。输入时钟相位对齐。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在V
DD
/2.
注4 ：该参数定义符合JEDEC标准65 。
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4
REV 。 B 2006年1月18日
集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
A
DDITIVE
P
HASE
J
伊特尔
在一个特定的频带内的频谱纯度从偏移
根本相比，根本的力量
叫
dBc的相位噪声。
此值通常表示
采用相位噪声图，是最常见的情节规定
在许多应用中。相位噪声定义为比值
目前噪声功率在1Hz的乐队在指定的偏移量
从基频到的功率值
根本。这个比率表示为分贝（ dBm的）或一
0
-10
-20
-30
-40
-50
-60
在赫兹频带中的功率，以在基波的功率比
精神。当要求的偏移量被指定时，相位噪声
被称为
dBc的
值，这仅仅意味着dBm的在指定的
从根本上偏移。通过在频调查抖动
昆西领域，我们得到一个更好的理解它的影响
在以上的整个时间记录所希望的应用
信号。这在数学上是可以计算的预期
误码率给予了相位噪声的情节。
添加剂相位抖动
@ 100MHz的
（ 12kHz至20MHz ）
= 0.14ps典型
SSB P
HASE
N
OISE
dBc的/ H
Z
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
1k
10k
100k
1M
10M
100M
O
FFSET
F
只读存储器
C
ARRIER
F
Characteristic低频
(H
Z
)
与大多数时序规范，相位噪声测量
ments有问题。主要问题涉及到的局限性
该设备的系统蒸发散。设备经常噪声基底
比设备的本底噪声较高。这是示出了
以上。该器件满足所显示的本底噪声，但
实际上可以更低。相位噪声是依赖于
输入信号源和测量设备。
83023AMI
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5
REV 。 B 2006年1月18日
集成
电路
系统公司
ICS932S203
频率发生器， 133MHz的CPU差分时钟
推荐应用：
基于英特尔CK408处理器的服务器
输出特点：
4差分时钟CPU双@ 3.3V
7个PCI （ 3.3V ） @ 33.3MHz
3 PCI_F （ 3.3V ） @ 33.3MHz
1个USB （ 3.3V ） @ 48MHz的
1个点（ 3.3V ） @ 48MHz的
1 REF （ 3.3V ） @ 14.318MHz
1 3V66 （ 3.3V ） @ 66.6MHz频率范围内
1 VCH / 3V66 （ 3.3V ） @ 48MHz的或66.6MHz频率范围内
3 66MHz_OUT / 3V66 （ 3.3V ） @ 66.6MHz_IN
或66.6MHz频率范围内
1 66MHz_IN / 3V66 （ 3.3V ） @输入/ 66MHz的
产品特点：
支持扩频调制，
向下蔓延0至-0.5 ％ 。
通过PD ＃高效的电源管理方案
和PCI_STOP ＃ 。
使用外部14.318MHz晶振
停止时钟和控制功能可通过
SMBus接口。
关键的特定连接的阳离子：
CPU输出抖动<150ps
3V66输出抖动<250ps
CPU输出偏斜<150ps
引脚配置
56引脚SSOP 300MIL / TSSOP
*这些输入具有150K内部上拉电阻连接到VDD 。
框图
的功能
中央处理器
（兆赫）
100
133.3
100
133.3
高阻
Tclk/2
3V66
（兆赫）
66.6
66.6
66.6
66.6
高阻
Tclk/4
66Buff [2 ：0]的
3V66[4:2]
（兆赫）
66.6在路径
66.在路径
66.6
66.6
高阻
Tclk/4
PCI_F
PCI
（兆赫）
66.6 / 2
66.6 / 2
33.3
33.3
高阻
Tclk/8
FS1 FS0
1
1
0
0
MID
MID
0
1
0
1
0
1
0601E—12/22/04
ICS932S203
引脚配置
引脚数
1, 8, 14, 19, 26,
32, 37, 46, 50
2
3
7, 6, 5
4, 9, 15, 20, 27,
31, 36, 41, 47
18, 17, 16, 13,
12,11, 10
23, 22, 21
24
25
引脚名称
VDD
X1
X2
PCICLK_F （2 ：0）
GND
PCICLK （6 ：0）
66MHz_OUT （2 ：0）
3V66 (4:2)
66MHz_IN
3V66_5
PD ＃
TYPE
PWR
X2铬石英晶体输入
X1铬石英晶体
产量
OUT
PWR
OUT
OUT
OUT
IN
OUT
IN
3.3V电源
14.318MHz铬石英晶体输入
14.318MHz铬石英晶体输出
描述
自由运行PCI时钟不会影响PCI_STOP ＃的电源管理。
接地引脚， 3.3V电源
PCI时钟输出
66MHz的缓冲66MHz_OUT从66MHz_IN输入。
66MHz的参考时钟，内部VCO
66MHz的输入缓冲66MHz_OUT和PCI时钟
66MHz的参考时钟，内部VCO
调用掉电模式。低电平有效。
28
VTT_PWRGD ＃
IN
I / O
IN
OUT
IN
OUT
OUT
OUT
IN
OUT
IN
OUT
OUT
OUT
这个3.3V的LVTTL输入是用来确定一个电平敏感的选通
当FS [ 0 ： 2 ]和MULTISEL0输入是有效的，并随时可以
采样
（低电平有效）
数据引脚SMBus的circuitr 5V容限
的SMBus的circuitr 可承受5V时钟引脚
66MHz的参考时钟，内部VCO
暂停PCICLK时钟的逻辑0电平，当输入为低电平，除非
PCICLK_F它们是自由运行的
3.3V输出可选择通过
I
2
C
是由内部VCO或66MHz的
48MHz的（非SSC ）
48MHz的输出时钟的DOT
48MHz的输出时钟的USB
特别3.3V输入模式选择
该引脚建立基准电流为CPUCLK的对。该引脚
需要一个固定的精密电阻器连接到地，以建立
适当的电流。
MULTSEL0输入感测到上电，然后先在内部锁存
被用于在3V 14.318MHz时钟输出引脚。
"Complementar y"时钟的差分对CPU输出。这些都是当前
输出和外部电阻所需要的电压偏置。
"True"时钟的差分对CPU输出。这些电流输出和
外部电阻器所需的偏压。
14.318MHz的参考时钟。
29
30
33
34
35
38
39
40, 55
42
43
44, 48, 51, 53
45, 49, 52, 54
56
SDATA
SCLK
3V66_0
PCI_STOP ＃
3V66_1/VCH_CLK
48MHz_DOT
48MHz_USB
FS（ 1：0 ）
I REF
MULTSEL0
CPUCLKC （3 ：0）
CPUCLKT （3 ：0）
REF
电源组
（ ANALOG ）
VDDA = PLL1
VDD48 = 48MHz的， PLL
VDDREF = VDD为XTAL与POR
（数字）
VDDpci
VDD3V66
VDDcpu
0601E—12/22/04
2
ICS932S203
字节0 ：控制寄存器
位
位0
第1位
第2位
B这3
4位
第5位
第6位
B这7
针＃
-
55
40
34
-
35
-
-
名字
FS0
FS1
PCI_STOP ＃
3
PWD
1
X
X
X
1
TYPE
R
R
R
描述
（保留）
反映FS0针的采样值上电
反映FS1引脚的采样值上电
硬件模式：反映PCI_STOP ＃值
引脚进行采样的PWD
（保留）
VCH选择为66MHz / 48MHz的
0 = 66MHz的， 1 = 48MHz的
（保留）
0 =传播关，1 =铺在
3V66_1/VCH
传播
启用
0
0
0
RW
RW
字节1 ：控制寄存器
位
位0
第1位
第2位
B这3
4位
第5位
第6位
第7位
针＃
52, 51
49, 48
45, 44
52, 51
49, 48
45, 44
53, 54
43
名字
CPUCLKT0
CPUCLKC0
CPUCLKT1
CPUCLKC1
CPUCLKT2
CPUCLKC2
PWD
1
1
1
0
0
0
TYPE
RW
RW
RW
-
-
-
RW
R
描述
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
RESER VED
RESER VED
RESER VED
0 =禁用1 =启用
反映MULTSEL0的当前值
CPUCLKT3
CPUCLKC3
MULTSEL0
1
X
注意事项：
1， R =只读RW =读取和写入
2. PWD =上电默认
3.该位的目的是允许系统设计者实现在两种方式之一PCI_STOP功能。
枯萎的系统设计人员可以选择使用外部提供的PCI_STOP ＃引脚断言和去断言
通过SMBus字节0位3 PCI_STOP功能。
在硬件模式下，不允许写入SMBus的字节0位3 。在软件模式下是不允许拉
外部PCI_STOP引脚为低电平。这避免了与硬件相关的问题开始，停止软件
PCI_STOP条件。时钟芯片是要在硬件或软件PCI_STOP模式仅操作时，它
不允许混合使用这些模式。
在硬件模式下， SMBus的字节0位3是R / W ，应能反映出一部分的地位。是否
芯片处于PCI_STOP模式。
功能PCI_STOP模式应输入时[（ PCI_STOP ＃ = 0）或（ SMBus的字节0位3 = 0 ）。
0601E—12/22/04
4
ICS932S203
字节2 ：控制寄存器
位
位0
第1位
第2位
B这3
4位
第5位
B是6
第7位
针＃
10
11
12
13
16
17
18
-
名字
PCICLK0
PCICLK1
PCICLK2
PCICLK3
PCICLK4
PCICLK5
PCICLK6
-
PWD
1
1
1
1
1
1
1
0
TYPE
RW
RW
RW
RW
RW
RW
RW
-
描述
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
（保留）
字节3 ：控制寄存器
位
位0
第1位
第2位
第3位
4位
碧吨5
第6位
B这7
针＃
5
6
7
5
6
7
39
38
名字
PCICLK_F0
PCICLK_F1
PCICLK_F2
PCICLK_F0
PCICLK_F1
PCICLK_F2
48MHz_USB
48MHz_DOT
PWD
1
1
1
0
0
0
1
1
TYPE
RW
RW
RW
RW
RW
RW
RW
RW
描述
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
允许PCICLK_F0用的ASSER化控制
PCI_STOP ＃ 。 0 =自由运行， 1 =不自由运行
允许PCICLK_F1用的ASSER化控制
PCI_STOP ＃ 。 0 =自由运行， 1 =不自由运行
允许PCICLK_F2用的ASSER化控制
PCI_STOP ＃ 。 0 =自由运行， 1 =不自由运行
0 =禁用1 =启用
0 =禁用1 =启用
字节4 ：控制寄存器
位
位0
第1位
第2位
B这3
B这4
B这5
B是6
第7位
针＃
21
22
23
24
35
33
-
-
名字
66MHz_OUT0/3V66-2
66MHz_OUT0/3V66-3
66MHz_OUT0/3V66-4
3V66_5
3V66_1/VCH_CLK
3V66_0
-
-
PWD
1
1
1
1
1
1
0
0
TYPE
RW
RW
RW
RW
RW
RW
R
R
描述
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
0 =禁用1 =启用
（保留）
（保留）
注意事项：
1， R =只读RW =读取和写入
2. PWD =上电默认
0601E—12/22/04
5
数据表
双通道， 1对1
集成
差分至
电路
系统公司
LVCMOS翻译/缓冲器
G
ENERAL
D
ESCRIPTION
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
特点
两个LVCMOS / LVTTL输出
两个差分CLKX ， nCLKx输入对
CLK ， NCLK对可以接受以下差异
输入电平： LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
最大输出频率： 350MHz的（典型值）
输出偏斜： 60ps的（最大）
部分到部分歪斜： 500PS （最大值）
附加相位抖动， RMS ： 0.14ps （典型值）
小型8引脚SOIC封装可节省电路板空间
工作电压3.3V
-40 ° C至85°C的工作环境温度
可在标准和无铅符合RoHS标准
套餐
ICS83023I
ICS83023I
该ICS83023I是一款双通道， 1对1的差分至
LVCMOS译者/扇出缓冲器和MEM-
HiPerClockS
在HiPerClockS 系列高Perfor-的误码率
曼斯时钟解决方案，从ICS 。该differen-
TiAl基输入可以接受大多数差分信号
类型（ LVDS ， LVHSTL ， LVPECL ， SSTL和HCSL ）和
转化为两个单端LVCMOS输出。小
8引脚SOIC封装占位面积，使该器件非常适用于AP-使用
并发症有限的电路板空间。
IC
S
B
LOCK
D
IAGRAM
CLK0
nCLK0
CLK1
nCLK1
Q0
P
IN
A
SSIGNMENT
CLK0
nCLK0
nCLK1
CLK1
1
2
3
4
8
7
6
5
V
DD
Q0
Q1
GND
Q1
ICS83023I
8引脚SOIC
3.8毫米X 4.8毫米X 1.47毫米包体
男包
顶视图
83023AMI
www.icst.com/products/hiperclocks.html
1
REV 。 B 2006年1月18日
IDT / ICS
双通道， 1对1的差分至LVCMOS翻译/缓冲器
1
ICS83023I
ICS83023I
电路
双通道， 1对1的差分至LVCMOS翻译/缓冲器
集成
ICS83023I
系统公司
D
UAL
, 1-
TO
-1
TSD
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8
名字
CLK0
nCLK0
nCLK1
CLK1
GND
Q1
Q0
V
DD
输入
输入
输入
输入
动力
产量
产量
动力
TYPE
上拉
上拉
描述
INVER婷差分时钟输入。
INVER婷差分时钟输入。
电源接地。
单时钟输出。 LVCMOS / LVTTL接口电平。
单时钟输出。 LVCMOS / LVTTL接口电平。
正电源引脚。
下拉非INVER婷差分时钟输入。
下拉非INVER婷差分时钟输入。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
测试条件
最低
典型
4
V
DD
= 3.6V
23
51
51
7
最大
单位
pF
pF
kΩ
kΩ
Ω
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2
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IDT / ICS
双通道， 1对1的差分至LVCMOS翻译/缓冲器
2
ICS83023I
ICS83023I
电路
双通道， 1对1的差分至LVCMOS翻译/缓冲器
集成
ICS83023I
系统公司
D
UAL
, 1-
TO
-1
TSD
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。功能
产物在这些条件下或任何有条件的操作
超越那些在上市系统蒸发散
DC特性
or
AC
特征
是不是暗示。暴露在绝对马克西
妈妈额定值条件下长时间可能会影响的精良
UCT可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DD
+ 0.5V
封装的热阻抗，
θ
JA
112.7 ℃/ W（ 0 LFPM ）
贮藏温度，T
英镑
-65 ℃150 ℃的
T
ABLE
3A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号
V
DD
I
DD
参数
正电源电压
正电源电流
测试条件
最低
3.0
典型
3.3
最大
3.6
20
单位
V
mA
T
ABLE
3B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号
V
OH
V
OL
参数
输出高电压;注1
输出低电压;注1
测试条件
最低
2.6
0.5
典型
最大
单位
V
V
注1 ：输出端接50
Ω
到V
DD
/ 2 。参见参数测量部分， 3.3V输出负载测试电路。
T
ABLE
3C 。
。微分
DC
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
nCLK0 ， nCLK1
CLK0 ， CLK1
nCLK0 ， nCLK1
CLK0 ， CLK1
测试条件
V
IN
= V
DD
= 3.6V
V
IN
= V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
-150
-5
1.3
V
DD
- 0.85
最低
典型
最大
5
150
单位
A
A
A
A
V
V
峰 - 峰值输入电压
0.15
共模输入电压;
GND + 0.5
V
CMR
注1,2
注1 ：对于单端应用程序
,
最大输入电压为CLKX ， nCLKx为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
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IDT / ICS
双通道， 1对1的差分至LVCMOS翻译/缓冲器
3
ICS83023I
ICS83023I
电路
双通道， 1对1的差分至LVCMOS翻译/缓冲器
集成
ICS83023I
系统公司
D
UAL
, 1-
TO
-1
TSD
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
测试条件
最低
1.8
典型
350
2.1
2.4
60
500
最大
单位
兆赫
ns
ps
ps
ps
400
400
55
57
ps
ps
%
%
T
ABLE
4. AC - C
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号参数
f
最大
t
PD
t
SK （ O）
t
SK （PP）的
t
JIT
t
R
t
F
ODC
最大输出频率
传播延迟;注1
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动节
输出上升时间
输出下降时间
输出占空比
为100MHz ，集成范围
(637kHz-10MHz)
0.8V至2V
0.8V至2V
f
≤
166MHz
0.14
10 0
100
45
25 0
250
50
F > 166MHz的
43
50
在f测量所有参数
最大
除非另有说明。参见参数测量信息。
注1 ：从差分输入交叉点V测量
DD
输出的/ 2 。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DD
/ 2 。输入时钟相位对齐。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在V
DD
/2.
注4 ：该参数定义符合JEDEC标准65 。
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双通道， 1对1的差分至LVCMOS翻译/缓冲器
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ICS83023I
ICS83023I
电路
双通道， 1对1的差分至LVCMOS翻译/缓冲器
集成
ICS83023I
系统公司
D
UAL
, 1-
TO
-1
TSD
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
A
DDITIVE
P
HASE
J
伊特尔
在一个特定的频带内的频谱纯度从偏移
根本相比，根本的力量
叫
dBc的相位噪声。
此值通常表示
采用相位噪声图，是最常见的情节规定
在许多应用中。相位噪声定义为比值
目前噪声功率在1Hz的乐队在指定的偏移量
从基频到的功率值
根本。这个比率表示为分贝（ dBm的）或一
0
-10
-20
-30
-40
-50
-60
在赫兹频带中的功率，以在基波的功率比
精神。当要求的偏移量被指定时，相位噪声
被称为
dBc的
值，这仅仅意味着dBm的在指定的
从根本上偏移。通过在频调查抖动
昆西领域，我们得到一个更好的理解它的影响
在以上的整个时间记录所希望的应用
信号。这在数学上是可以计算的预期
误码率给予了相位噪声的情节。
添加剂相位抖动
@ 100MHz的
（ 12kHz至20MHz ）
= 0.14ps典型
SSB P
HASE
N
OISE
dBc的/ H
Z
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
1k
10k
100k
1M
10M
100M
O
FFSET
F
只读存储器
C
ARRIER
F
Characteristic低频
(H
Z
)
与大多数时序规范，相位噪声测量
ments有问题。主要问题涉及到的局限性
该设备的系统蒸发散。设备经常噪声基底
比设备的本底噪声较高。这是示出了
以上。该器件满足所显示的本底噪声，但
实际上可以更低。相位噪声是依赖于
输入信号源和测量设备。
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双通道， 1对1的差分至LVCMOS翻译/缓冲器
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ICS83023I
集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
特点
两个LVCMOS / LVTTL输出
两个差分CLKX ， nCLKx输入对
CLK ， NCLK对可以接受以下差异
输入电平： LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
最大输出频率： 350MHz的（典型值）
输出偏斜： 60ps的（最大）
部分到部分歪斜： 500PS （最大值）
附加相位抖动， RMS ： 0.14ps （典型值）
小型8引脚SOIC封装可节省电路板空间
工作电压3.3V
-40 ° C至85°C的工作环境温度
可在标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS83023I是一款双通道， 1对1的差分至
LVCMOS译者/扇出缓冲器和MEM-
HiPerClockS
在HiPerClockS 系列高Perfor-的误码率
曼斯时钟解决方案，从ICS 。该differen-
TiAl基输入可以接受大多数差分信号
类型（ LVDS ， LVHSTL ， LVPECL ， SSTL和HCSL ）和
转化为两个单端LVCMOS输出。小
8引脚SOIC封装占位面积，使该器件非常适用于AP-使用
并发症有限的电路板空间。
IC
S
B
LOCK
D
IAGRAM
CLK0
nCLK0
CLK1
nCLK1
Q0
P
IN
A
SSIGNMENT
CLK0
nCLK0
nCLK1
CLK1
1
2
3
4
8
7
6
5
V
DD
Q0
Q1
GND
Q1
ICS83023I
8引脚SOIC
3.8毫米X 4.8毫米X 1.47毫米包体
男包
顶视图
83023AMI
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1
REV 。 B 2006年1月18日
集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
TYPE
输入
输入
输入
输入
动力
产量
产量
动力
上拉
上拉
描述
INVER婷差分时钟输入。
INVER婷差分时钟输入。
电源接地。
单时钟输出。 LVCMOS / LVTTL接口电平。
单时钟输出。 LVCMOS / LVTTL接口电平。
正电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8
名字
CLK0
nCLK0
nCLK1
CLK1
GND
Q1
Q0
V
DD
下拉非INVER婷差分时钟输入。
下拉非INVER婷差分时钟输入。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
测试条件
最低
典型
4
V
DD
= 3.6V
23
51
51
7
最大
单位
pF
pF
kΩ
kΩ
Ω
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2
REV 。 B 2006年1月18日
集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DD
+ 0.5V
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。功能
产物在这些条件下或任何有条件的操作
超越那些在上市系统蒸发散
DC特性
or
AC
特征
是不是暗示。暴露在绝对马克西
妈妈额定值条件下长时间可能会影响的精良
UCT可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
112.7 ℃/ W（ 0 LFPM ）
贮藏温度，T
英镑
-65 ℃150 ℃的
T
ABLE
3A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号
V
DD
I
DD
参数
正电源电压
正电源电流
测试条件
最低
3.0
典型
3.3
最大
3.6
20
单位
V
mA
T
ABLE
3B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号
V
OH
V
OL
参数
输出高电压;注1
输出低电压;注1
测试条件
最低
2.6
0.5
典型
最大
单位
V
V
注1 ：输出端接50
Ω
到V
DD
/ 2 。参见参数测量部分， 3.3V输出负载测试电路。
T
ABLE
3C 。
。微分
DC
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
nCLK0 ， nCLK1
CLK0 ， CLK1
nCLK0 ， nCLK1
CLK0 ， CLK1
测试条件
V
IN
= V
DD
= 3.6V
V
IN
= V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
-150
-5
1.3
V
DD
- 0.85
最低
典型
最大
5
150
单位
A
A
A
A
V
V
峰 - 峰值输入电压
0.15
共模输入电压;
GND + 0.5
V
CMR
注1,2
注1 ：对于单端应用程序
,
最大输入电压为CLKX ， nCLKx为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
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3
REV 。 B 2006年1月18日
集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
测试条件
最低
1.8
典型
350
2.1
2.4
60
500
为100MHz ，集成范围
(637kHz-10MHz)
0.8V至2V
0.8V至2V
f
≤
166MHz
0.14
10 0
100
45
25 0
250
50
400
400
55
57
最大
单位
兆赫
ns
ps
ps
ps
ps
ps
%
%
T
ABLE
4. AC - C
极特
,
V
DD
= 3.3V ± 0.3V ，T
A
= -40°C
TO
85°C
符号参数
f
最大
t
PD
t
SK （ O）
t
SK （PP）的
t
JIT
t
R
t
F
ODC
最大输出频率
传播延迟;注1
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动节
输出上升时间
输出下降时间
输出占空比
F > 166MHz的
43
50
在f测量所有参数
最大
除非另有说明。参见参数测量信息。
注1 ：从差分输入交叉点V测量
DD
输出的/ 2 。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DD
/ 2 。输入时钟相位对齐。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在V
DD
/2.
注4 ：该参数定义符合JEDEC标准65 。
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集成
电路
系统公司
ICS83023I
D
UAL
, 1-
TO
-1
D
。微分
-
TO
-LVCMOS牛逼
ranslator
/B
UFFER
A
DDITIVE
P
HASE
J
伊特尔
在一个特定的频带内的频谱纯度从偏移
根本相比，根本的力量
叫
dBc的相位噪声。
此值通常表示
采用相位噪声图，是最常见的情节规定
在许多应用中。相位噪声定义为比值
目前噪声功率在1Hz的乐队在指定的偏移量
从基频到的功率值
根本。这个比率表示为分贝（ dBm的）或一
0
-10
-20
-30
-40
-50
-60
在赫兹频带中的功率，以在基波的功率比
精神。当要求的偏移量被指定时，相位噪声
被称为
dBc的
值，这仅仅意味着dBm的在指定的
从根本上偏移。通过在频调查抖动
昆西领域，我们得到一个更好的理解它的影响
在以上的整个时间记录所希望的应用
信号。这在数学上是可以计算的预期
误码率给予了相位噪声的情节。
添加剂相位抖动
@ 100MHz的
（ 12kHz至20MHz ）
= 0.14ps典型
SSB P
HASE
N
OISE
dBc的/ H
Z
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
1k
10k
100k
1M
10M
100M
O
FFSET
F
只读存储器
C
ARRIER
F
Characteristic低频
(H
Z
)
与大多数时序规范，相位噪声测量
ments有问题。主要问题涉及到的局限性
该设备的系统蒸发散。设备经常噪声基底
比设备的本底噪声较高。这是示出了
以上。该器件满足所显示的本底噪声，但
实际上可以更低。相位噪声是依赖于
输入信号源和测量设备。
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