ICS82C404
引脚配置
SEL0/CLK
SEL1/DATA
VDD
OE
GND
X1
X2
MCLK
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
PD
EXTSEL
INIT1
VDD
INIT0
EXTCLK
FPMODE
VCLK
16引脚PDIP或SOIC
引脚说明
引脚数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
引脚名称
SEL0-CLK
SEL1-DATA
AVDD
OE
GND
X1
X2
MCLK
VCLK
FPMODE
EXTCLK
INIT0
VDD
INIT1
EXTSEL
PD
描述
时钟输入串行编程模式。
时钟选择引脚的操作模式。
在串行编程模式下的数据输入。
时钟选择引脚的操作模式。
力。
三态输出低电平时。
地面上。
晶振输入。
晶振输出。
内存时钟输出。
视频时钟输出。
用时钟选择输入给力REG2编程频率。
外部时钟输入。
选择初始上电条件， LSB 。
力。
选择初始上电的条件下， MSB 。
选择外部时钟输入（ EXTCLK ）为VCLK输出。
掉电引脚，低电平有效。
ICS82C404
2
ICS82C404
注册德网络nitions
寄存器文件包括以下六个寄存器：
注册地址
地址
000
001
010
011
100
110
注册
REG0
REG1
REG2
MREG
PWRDWN
CNTL REG
德网络nition
视频时钟寄存器1
视频时钟寄存器2
视频时钟寄存器3
存储寄存器
除数掉电模式
控制寄存器
0
1
1
1
1
1
1
1
x
0
1
1
1
1
1
1
x
x
x
x
0
1
x
x
VCLK选择
OE PD EXTSEL FPMODE SEL1 SEL0
x
x
1
1
1
1
1
0
x
x
0
0
1
1
1
x
x
x
0
1
0
x
1
x
VCLK
三态
强制高
REG0
REG1
EXTCLK
REG2
REG2
REG2
该
ICS82C404
放置三个视频时钟寄存器和
内存时钟寄存器在上电时处于已知状态。该
基于寄存器的INIT1的状态被初始化，
INIT0销在应用功率的设备。在INIT引脚
必须坡道与VDD如果需要任一引脚上的逻辑1 。
这些输入引脚内部上拉下来，将默认为
逻辑0，如果悬空。
该寄存器被初始化，如下所示：
寄存器的初始化
INIT1
0
0
1
1
INIT0
0
1
0
1
MREG
32.500
40.000
50.350
56.644
REG0
25.175
25.175
40.000
40.000
REG1
28.322
28.322
28.322
50.350
REG2
28.322
28.322
28.322
50.350
正如在上表中，参考作用为三态输出。该
PD引脚强制VCLK信号高，而断电的
的一部分。该EXTCLK销将仅在当被复
EXTSEL和SEL0是逻辑0且SEL1为逻辑1 。
内存时钟输出由PD和OE为控制
如下所示：
MCLK的选择
OE
0
1
1
PD
x
1
0
MCLK
三态
MREG
PWRDWN
注册选择
当
ICS82C404
工作时，视频时钟的输出是
控制与SEL0 ， SEL1 ，PD和OE的组合
销。视频时钟也被复到一个外部时钟
（ EXTCLK ），其可与EXTSEL销来选择。该
VCLK选型表显示了如何VCLK选择。
时钟选择引脚SEL0和SEL1有两个目的。在
串行编程模式时，这些引脚作为时钟和数据
销。新的数据位在SEL1和这些位时钟
在由上SEL0的信号。虽然这些引脚获取新
信息时， VCLK信号保持不变。当
SEL0和SEL1充当寄存器选择，超时
间隔是必需的，以确定该用户是否被选择
一个新的寄存器或想零件程序。在此初始
超时时， VCLK信号保持在以前的频率。
在这个超时时间间隔结束时，一个新的寄存器中选择。
第二超时间隔要求允许压控振荡器
稳定在新的价值。在此期间的时间，一般为5毫秒，
输入的参考信号被复用在VCLK信号。
当MCLK或活动VCLK寄存器正在重现
编程，然后对参考信号进行复用的无干扰
于第一超时时间间隔期间的输出。第二个时间
出间隔，也需要允许对VCO沉降。中
这期间，参考信号被复用至相应
吃的输出信号。
3
ICS82C404
控制寄存器德网络nition
控制寄存器允许用户调整各种内部选项。寄存器的定义如下：
位
9
位名称
C5
默认值
0
描述
这一点决定了掉电模式PD引脚会
贯彻。掉电模式1 ， C5 = 0 ，强制MCLK信号
是断电寄存器的功能。掉电模式2 ，
C 5 = 1，关闭晶体并禁用所有输出。
该位决定了时钟复用时为VCLK
频率的变化。 C4 = 0复用参考频率的
VCLK输出。 C4 = 1复MCLK的VCLK输出
其中图形控制器无法运行的慢的应用
f
REF
.
该位决定超时间隔的长度。超时
间隔从MCLK的VCO而得。如果这是VCO
编程到一定极限时，超时间隔也许太
短暂。 C3 = 0 ，正常超时。 C3 = 1 ，增加了一倍超时间隔。
6
5
C2
C1
0
保留，必须设置为0 。
1
该位调节占空比。 C1 = 0时，在1ns的下降
输出高电平的时间。 C1 = 1的原因没有调整。如果负载
电容为高时，调整可以使占空比接近
到50％。
保留，必须设置为0 。
对寄存器2 NS2 = 0 prescales行为的N计数器2 。
NS2 = 1 prescales P计数器值至4 。
在寄存器1 NS1 = 0 prescales行为的N计数器2 。
NS1 = 1 prescales P计数器值至4 。
对寄存器0 NS0 = 0 prescales行为由2 P计数器。
NS0 = 1 prescales P计数器值至4 。
8
C4
0
7
C3
0
4
3
2
1
C0
NS2
NS1
NS0
0
0
0
0
4
ICS82C404
串行编程架构
该引脚SEL0和SEL1执行选择 - 双重功能
荷兰国际集团寄存器和串口编程。在串行编程
模式， SEL0充当时钟引脚而SEL1充当数据引脚。
该
ICS82C404-01
可以不进行串行编程中，当
掉电模式。
为了编写一个特定的寄存器，解锁序列
必须发生。解锁顺序将在下面的详细说明
时序图：
由于VCLK寄存器由SEL0和SEL1选择
销，并且由于在其状态的任何变化可以影响输出
频率，新的数据输入上的选择位仅允许
通过译码逻辑看门狗定时器有后
超时。 SEL0或SEL1数据的该延迟允许串行
发生程序循环，而不影响当前寄存器
选择。
串行数据寄存器
串行数据移入的串行数据寄存器
在下面的图1 （串行数据时序）顺序描述。
串行数据被发送如下信息：每个数据位是
采样在CLK的上升沿。的补
数据位必须被采样在CLK的前一下降沿。
的设置和保持时间的要求必须满足两个
CLK的边缘。关于定时的细节，请参见时序图
在10，11和12页。
该位被移入顺序如下：一个起始位， 21位数据位， 3
地址位（其中指定所需的寄存器） ，和一个止动
位。总共有24位必须总是被加载到串行数据
注册或发出一个错误。以下的最后的条目
数据位，停止位或load命令是通过将数据发出
高切换CLK高到低，低到高。该
解锁机制，那么在装入复原。
只有在一个超时周期是SEL0和SEL1引脚
允许返回到一个寄存器选择功能。
解锁序列由至少五个低到高
CLK的过渡，同时数据很高，后面紧跟
由一个单一的低到高转变时的数据是低的。以下
此解锁序列，可以将数据装载到串行数据
注册。
下面CLK或数据时，看门狗定时器的任何过渡
被复位并开始计数。看门狗定时器可确保
CLK和数据的连续上升沿不违反
超时规格为2ms 。如果发生超时，该锁
机构复位，并在该串行数据寄存器中的数据是
忽略不计。
图1 ：串行数据时序
5
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