集成
电路
系统公司
ICS86953I-147
L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-LVCMOS / LVTTL
ERO
D
ELAY
B
UFFER
F
EATURES
9个单端LVCMOS / LVTTL输出;
（8）时钟， （1）的反馈
PCLK ， nPCLK对可以接受以下差异
输入电平： LVPECL ， CML ， SSTL
最大输出频率： PLL模式， 175MHz的
VCO范围： 250MHz的700MHz的到
输出偏斜： 75ps （最大）
周期到周期抖动： 50ps的（最大）
静态相位偏移： 90PS ± 110ps
?? 3.3V电源电压
G
ENERAL
D
ESCRIPTION
该ICS86953I - 147是一款低电压，低偏移
1至9差分至LVCMOS / LVTTL时钟
HiPerClockS
发生器和HiPerClock 的成员
S
家族高性能时钟解决方案
ICS 。在PCLK ， nPCLK对可以接受大多数标
准差分输入级。随着输出频率高达175MHz时，
在ICS86953I -147是针对高性能时钟AP-
并发症。随着一个完全集成的PLL ，该ICS86953I -147
包含频率可配置输出和外部的反馈
返回前页再生时钟“零延迟” 。
ICS
P
IN
A
SSIGNMENT
VCO_SEL
nBYPASS
PLL_SEL
GND
GND
V
DDO
QFB
Q0
-40 ° C至85°C的工作环境温度
引脚兼容的MPC953
32 31 30 29 28 27 26 25
V
DDA
FB_CLK
nc
nc
nc
nc
GND
PCLK
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
NPCLK
MR / NOE
V
DDO
Q7
GND
Q6
V
DDO
Q5
24
23
22
Q1
V
DDO
Q2
GND
Q3
V
DDO
Q4
GND
ICS86953I-147
21
20
19
18
17
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
B
LOCK
D
IAGRAM
PCLK
NPCLK
FB_CLK
VCO_SEL
nBYPASS
MR / NOE
PLL_SEL
0
相
探测器
0
LPF
VCO
1
÷2
1
÷4
0
1
7
QFB
/
Q0:Q6
Q7
86953BYI-147
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1
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集成
电路
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L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-LVCMOS / LVTTL
ERO
D
ELAY
B
UFFER
TYPE
动力
输入
未使用
动力
输入
输入
上拉
上拉
描述
模拟电源引脚。
反馈时钟输入。 LVCMOS / LVTTL接口电平。
无连接。
电源接地。
非INVER婷LVPECL差分时钟输入。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3, 4, 5, 6
7, 13, 17,
21, 25, 29
8
9
南ê
V
DDA
FB_CLK
nc
GND
PCLK
NPCLK
上拉/铟（Inver）婷LVPECL差分时钟输入。
下拉内部偏置到V
DDO
/2.
高电平有效复位硕士。低电平有效输出使能。当
逻辑高电平时，内部分频器复位并输出
10
MR / NOE
输入
下拉
三态（ HIZ）功能。当逻辑低电平时，内部隔板和
的输出被使能。 LVCMOS / LVTTL接口电平。
动力
输出电源引脚。
11, 15, 19, 23, 27
V
DDO
12, 14, 16, 18,
Q7, Q6, Q5, Q4,
时钟输出。 LVCMOS / LVTTL接口电平。
产量
20, 22, 24, 26
Q3, Q2, Q1, Q0
14
典型的输出阻抗。
反馈时钟输出。 LVCMOS / LVTTL接口电平。
28
QFB
产量
14
典型的输出阻抗。
选择HIGH，当VCO 。低电平时，选择PCLK ，
30
PLL_SEL
输入
上拉
nPCLK 。 LVCMOS / LVTTL接口电平。
31
nBYPASS
输入
上拉
选择PLL HIGH的时候。当低，在旁路模式。
选择VCO ÷ 2时HIGH 。选择VCO ÷ 1时低。
32
VCO_SEL
输入
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
P（D）
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容（每路输出）
输出阻抗
V
DDA
, V
DDO
= 3.465V
5
测试条件
最小典型
4
51
51
7
14
12
最大
单位
pF
K
K
pF
T
ABLE
3A 。
安输出
C
ONTROL
P
IN
F
油膏
T
ABLE
输入
MR / NOE
1
0
输出
QFB ， Q0 ： Q7
成为HiZ
启用
T
ABLE
3B 。 P
ROGRAMMABLE
O
安输出
F
Characteristic低频
F
油膏
T
ABLE
输入
绕行
0
1
1
1
1
86953BYI-147
PLL_SEL
X
0
0
1
1
VCO_SEL
X
0
1
0
1
手术
测试模式： PLL和分频器旁路
测试模式： PLL旁路
测试模式： PLL旁路
PLL模式
PLL模式
输出
QFB ， Q0 ： Q7
CLK
CLK/4
CLK/8
VCO/4
VCO/8
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OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-LVCMOS / LVTTL
ERO
D
ELAY
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
DDA
V
DDO
I
DDA
I
DDO
参数
模拟电源电压
输出电源电压
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
最大
3.465
3.465
20
75
单位
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
IH
参数
输入
高压
输入
低电压
输入电流
输出高电压;注1
输出低电压;注1
I
OH
= -20mA
I
OL
= 20mA下
V
DD
- 0.6
0.6
VCO_SEL ， nBYPASS ，
PLL_SEL ， MR / NOE
FB_CLK
VCO_SEL ， nBYPASS ，
PLL_SEL ， MR / NOE
FB_CLK
测试条件
最低
2
2
-0.3
-0.3
典型
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
±120
单位
V
V
V
V
A
V
V
V
IL
I
IN
V
OH
V
OL
注：输出端接50
到V
DDO
/ 2 。参见参数测量部分， "3.3V输出负载测试Circuit" 。
T
ABLE
4C 。 LVPECL DC
极特
,
V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
I
IN
V
PP
参数
输入电流
峰 - 峰值输入电压
0.15
测试条件
最低
典型
最大
±120
1.3
V
DD
- 0.85
单位
A
V
V
共模输入电压;注： 1 ， 2
GND + 0.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用
,
最大输入电压为PCLK ， nPCLK为V
DD
+ 0.3V.
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, 1-
TO
-9
D
。微分
-
TO
-LVCMOS / LVTTL
ERO
D
ELAY
B
UFFER
测试条件
最低
典型
最大
175
单位
兆赫
T
ABLE
5.我PLL
NPUT
R
指南
C
极特
,
V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
f
REF
参数
输入参考频率
T
ABLE
6. AC - C
极特
,
V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
f
最大
t
PD
参数
PLL模式
输出频率
传播延迟;
注1
PLL模式
旁路模式
PCLK ， nPCLK
测量上升沿
在V
DD
/2
-20
20 ％至80％
100
47
50
90
2.5
测试条件
VCO_SEL = 1
VCO_SEL = 0
最低
31.25
62.50
典型
最大
87.5
175
200
4
75
50
200
700
53
10
6
单位
兆赫
兆赫
兆赫
ns
ps
ps
ps
ps
%
ms
ns
ns
t
SK （ O）
t
抖动（ CC）
t()
t
R
/ t
F
ODC
t
LOCK
t
EN
输出偏斜;注2： 4
周期到周期抖动;注5：
静态相位偏移;注3 ， 5
输出上升/下降时间
输出占空比
PLL锁定时间
输出使能时间;注4
输出禁止时间;注4
7
t
DIS
注：终止50
到V
DD
/2.
注1 ：从差分输入交叉点V测量
DDO
输出的/ 2 。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注3 ：定义为输入的参考时钟，并且平均反馈输入信号之间的时间差
当PLL处于锁定状态，并输入参考频率是稳定的。
注4 ：这些参数由特性保证。在生产中测试。
注5 ：此参数定义符合JEDEC标准65 。
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OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-LVCMOS / LVTTL
ERO
D
ELAY
B
UFFER
P
ARAMETER
M
EASUREMENT
I
载文信息
1.65V±5%
V
DD
V
DDA
,
V
DDO
范围
NPCLK
Qx
V
PP
LVCMOS
GND
交叉点
V
CMR
PCLK
GND
-1.65V±5%
3.3V
安输出
L
OAD
AC牛逼
美东时间
C
IRCUIT
V
V
V
D
。微分
I
NPUT
L
伊维尔基尼
V
DDO
DDO
DDO
Q0:Q7,
QFB
时钟
输出
20%
2
2
2
DDO
Qx
2
t
周期
n
t
JIT （ CC ） =
t
周期n -
t
周期n + 1个
1000次
C
YCLE
-
TO
-C
YCLE
J
伊特尔
80%
t
R
O
安输出
R
ISE
/F
所有
T
IME
V
Q0:Q7
QFB
脉冲宽度
t
期
ODC =
t
PW
t
期
t
()
tjit （ θ ）
=
t
() —
t
()
意味着
=相位抖动
（其中
t
（O）是任何随机抽样，并
t
()
意味着
是平均
在控制边测量采样周期）
O
安输出
D
UTY
C
YCLE
/P
ULSE
W
ID
/P
ERIOD
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P
HASE
J
伊特尔
＆放大器; S
TATIC
P
HASE
O
FFSET
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5
DDO
t
周期n + 1个
V
DDO
Qy
2
t
SK （ O）
O
安输出
S
KEW
NPCLK
80%
PCLK
20%
t
F
Q0:Q7,
QFB
V
DDO
2
t
PD
P
ROPAGATION
D
ELAY
NPCLK
2
V
OH
V
OL
V
OH
V
DDO
PCLK
FB_CLK
V
OL
2
QQ：2880707522 复制
