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ICS680-01
网络时钟合成器和零延迟缓冲器
描述
该ICS680-01产生四个高频时钟
输出和一个25 MHz的晶振或时钟参考
输入。该装置包括一个低偏移,单个输入到
四个输出零延迟时钟缓冲器。它可以取代
多个晶体和振荡器,从而节省了电路板空间
和成本。
该设备具有掉电三态( PDTS )销
将时钟输出在高阻抗状态时,
拉低。该PDTS引脚包括一个内部上拉
电阻器。
特点
封装采用24引脚TSSOP
可在Pb(铅)免费包装
代替多个晶体和振荡器
输入晶体或25 MHz的时钟频率
由外部时钟驱动五个输出驱动器
45/55占空比
3.3 V工作电压
先进的低功耗CMOS工艺
25 MHz和48 MHz的固定频率输出
24 MHz的可选输出频率48兆赫,
50 MHz和66.6666 MHz的
QX输出替换昂贵的分立缓冲器
低抖动缓冲器输出( 250 PS )
框图
VDD
5
S0
S1
PLLA
DIVIDE
逻辑
产量
启用
控制
CLK2
48M
25M
CLK1
PLLB
25 MHZ
晶振或时钟
X1/ICLK
水晶
振荡器
PLLC
X2
外部电容器
可能需要。
QFB
Q0
Q1
PLL /缓冲器
Q2
Q3
2
GND
PDTS
ICLK
MDS 680-01 F
集成电路系统公司
1
525马街,圣何塞,加利福尼亚95126
修订版020305
电话:( 408 ) 297-1201
www.icst.com
ICS680-01
网络时钟合成器和零延迟缓冲器
引脚分配
X1/ICLK
GND
S0
VDD
CLK1
GND
GND
Q1
Q2
VDD
Q3
Q4
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
X2
VDD
PDTS
S1
25M
ICLK
VDD
QFB
VDD
48M
CLK2
GND
输出时钟选择表
S0
M
0
0
1
1
S1
M
0
1
0
1
CLK1 (兆赫) CLK2 (兆赫)
关闭
50
66.6666
50
66.6666
48
48
48
24
24
24引脚TSSOP
引脚说明
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
名字
X1/ICLK
GND
S0
VDD
CLK1
GND
GND
Q1
Q2
VDD
Q3
Q4
GND
CLK2
48M
VDD
QFB
TYPE
XI
动力
输入
动力
产量
动力
动力
产量
产量
动力
产量
产量
动力
产量
产量
动力
产量
连接到地面。
引脚说明
晶振输入。该引脚连接到晶振或外部时钟源。
选择引脚0见上表。
连接到电压源。
可选的输出时钟。请参见上表。内部弱上拉下来的时候
三态。
连接到地面。
连接到地面。
时钟输出1.内部弱上拉下来的时候三态。
时钟输出2.内部弱上拉下来的时候三态。
连接到电压源。
时钟输出3,内部弱上拉下来的时候三态。
时钟输出4.内部弱上拉下来的时候三态。
连接到地面。
可选的输出时钟。请参见上表。内部弱上拉下来的时候
三态。
48 MHz的输出时钟。内部弱上拉下来的时候三态。
连接到电压源。
反馈引脚。内部连接。
MDS 680-01 F
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2
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ICS680-01
网络时钟合成器和零延迟缓冲器
18
19
20
21
22
23
24
名字
VDD
ICLK
25M
S1
PDTS
VDD
X2
TYPE
动力
输入
产量
输入
动力
动力
XO
连接到电压源。
引脚说明
零延迟缓冲器输入。内部弱上拉。
25 MHz参考输出时钟。内部弱上拉下来的时候三态。
选择引脚1见上表。
掉电三态。关断整个芯片和三态输出
当低。内部上拉电阻。
连接到电压源。
晶振输出。该引脚连接到晶体。浮动的时钟输入。
外部元件
该ICS680-01需要外部的最小数量
组件正常工作。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声,遵循以下原则应该是
观察到。
1) 0.01μF去耦电容应安装
在电路板的元件侧靠近
VDD引脚的位置。无孔应与使用
去耦电容和VDD引脚。 PCB走线到
VDD引脚应保持尽可能的短,以应
PCB走线通过地面。
2)外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
空间,相反,他们应该分开并远离
其他痕迹。
3 )为了减少EMI,在33Ω串联端接电阻
(如果需要的话)应放置在靠近给时钟输出。
4)优化布局之一,在所有组件
电路板的同一侧,通过其他最大限度地减少通孔
信号层。其他信号走线应
离ICS680-01 。这包括信号线
只是在器件下方,或在邻近的层
设备所使用的接地平面层。
去耦电容
0.01μF的去耦电容必须连接
VDD (引脚5和16)和GND之间(引脚6和
15 ) ,尽量靠近这些引脚越好。为了达到最佳
设备性能,去耦电容应
被安装在印刷电路板的元件侧。避免
在去耦电路中使用过孔。
系列终端电阻
当时钟输出和之间的PCB走线
负载超过1英寸,串联端接应
使用。以系列终止50Ω迹(常用
常用的走线阻抗)放置一个33Ω的电阻串联
与时钟线,尽量靠近时钟输出引脚
可能。时钟输出的额定阻抗是
20.
水晶资讯
使用应该是一个基本模式晶体(做
不使用第三个泛音) ,并联谐振。水晶
电容应连接在X1引脚对地
和X2与地优化初始精度。该
这些电容器的值由下式给出
式水晶瓶盖(PF ) = (C
L
-6)x2
在该方程中,C
L
是晶体的负载电容。所以
对于具有16 pF负载电容的晶体, 2 20
pF的[ ( 16-6 )×2 ]电容应使用
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ICS680-01
网络时钟合成器和零延迟缓冲器
绝对最大额定值
上面讲下面列出的收视率可能会导致该ICS680-01永久性损坏。这些评价,
这对于ICS商业额定零件标准值,只是应力额定值。功能操作
该设备在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
电源电压(VDD)
所有输入和输出
工作环境温度
储存温度
结温
焊接温度
7V
等级
-0.5 V至VDD + 0.5 V
0至+ 70°C
-65到+ 150°C
125°C
260°C
推荐工作条件
参数
工作环境温度
电源电压(相对于GND测量)
分钟。
0
+3.13
典型值。
+3.3
马克斯。
+70
+3.46
单位
°C
V
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网络时钟合成器和零延迟缓冲器
DC电气特性
除非另有说明,否则
VDD = 3.3V ± 5 % ,
环境温度0 + 70°C
参数
工作电压
电源电流
输入高电压,二进制
输入
输入高电压,三元
输入
输入低电压,二进制
输入
输入低电压,三元
输入
输出高电压
输出高电压
输出低电压
短路电流
输入电容,输入端
额定输出
阻抗
片内上拉电阻,
输入
片内上拉下来
电阻,输出
符号
VDD
国际直拨电话
V
IH
V
IH
V
IL
V
IL
V
OH
V
OH
V
OL
I
OS
C
IN
Z
OUT
R
PU
R
PD
条件
无负载, PDTS = 1
无负载, PDTS = 0
PDTS , ICLK
S0, S1
PDTS , ICLK
S0, S1
I
OH
= -4毫安
I
OH
= -12毫安
I
OL
= 12毫安
I
OL
= 4毫安
CLK输出
分钟。
3.13
典型值。
3.3
32
300
马克斯。
3.46
单位
V
mA
A
V
V
2
VDD-0.5
0.8
0.5
VDD-0.4
2.4
0.8
0.4
±50
5
20
V
V
V
V
V
V
mA
pF
k
k
PDTS , SEL
CLK输出
250
250
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