ICS673-01
PLL积木
描述
该ICS673-01是一种低成本，高性能的
锁相环（ PLL），设计用于时钟
合成和同步。包括在
芯片是相位检测器，电荷泵，电压
控制振荡器（ VCO）和两个输出
缓冲区。一个输出缓冲器为除以2的
另一个。通过使用外部基准
和VCO分频器（容易与实现
ICS674-01 ） ，用户可以轻松自定义
时钟锁定到各种各样的输入频率。
包括在ICS673-01是一个输出使能
函数，把两个输出到高
阻抗状态，以及一个省电功能
是关闭整个设备。
特点
在16引脚窄体SOIC封装
访问VCO输入和反馈PLL的路径
VCO工作范围可达135兆赫（ 5V ）
能够锁定MHz频率范围输出频率范围内，
通过使用外部分频器的输入
输出使能三态输出
低偏移输出时钟
掉电关闭芯片
VCO的1或4的预分频
为TTL电平25 mA输出驱动能力
先进的，低功耗，亚微米CMOS工艺
+ 3.3V ± 5％或+ 5V ± 10 ％工作电压
工业级温度范围内使用
随着ICS674-01 ，形成一个完整的PLL
框图
VDD GND
2
3
CHGP
VDD
VCOIN
REFIN
UP
Ic
FBIN
PHASE /
频率
下
探测器
Ic
VCO
÷4
1
MUX
0
÷2
产量
卜FF器
CLK1
PD
（整个芯片）
产量
卜FF器
CLK2
帽
SEL
OE （两路输出）
1
修订版022500
印00年11月15日
集成电路系统公司 525赛街圣何塞 CA 95126 （ 408 ） 295-9800tel www.icst.com
MDS 673-01
ICS673-01
PLL积木
引脚分配
ICS673-01
FBIN
VDD
VDD
GND
GND
GND
CHGP
VCOIN
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
REFIN
NC
CLK1
CLK2
PD
SEL
OE
帽
VCO预分频选择表
SEL
0
1
预分频VCO
4
1
0 =直接连接引脚接地
1 =直接连接引脚连接到VDD
16引脚窄（ 150万）的SOIC
引脚说明
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
名字
FBIN
VDD
VDD
GND
GND
GND
CHGP
VCOIN
帽
OE
SEL
PD
CLK2
CLK1
NC
REFIN
TYPE
CI
P
P
P
P
P
O
I
I
I
I
I
O
O
-
CI
描述
反馈输入。反馈时钟连接到该引脚。下降沿触发。
VDD 。连接到+ 3.3V或+ 5V ，并VDD引脚3 。
VDD 。连接到VDD引脚2 。
连接到地面。
连接到地面。
连接到地面。
电荷泵输出。连接在正常操作VCOIN 。
输入到内部VCO 。
环路滤波器的回报。
输出使能。高电平有效。三态输出的两个低时。
选择引脚每桌上面VCO预鸿沟。
断电。关闭整个芯片时，该引脚为低电平。输出停低。
时钟输出2.这是由两个版本CLK1的低偏移鸿沟。
时钟输出1 。
无连接。没有在内部连接到该引脚。
参考输入。连接参考时钟该引脚。下降沿触发。
关键字： CI =时钟输入， I =输入， O =输出， P =电源连接
2
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PLL积木
电气规格
参数
电源电压（VDD）
输入和时钟输出
工作环境温度
焊接温度
储存温度
工作电压（VDD）
输入高电压
输入低电压
输入高电压
输入低电压
输出高电压， VOH
输出低电压， VOL
输出高电压， VOH ， CMOS电平
工作电源电流， IDD
掉电电源电流， IDDPD
短路电流
输入电容
输出时钟频率（ 4.5 5.5 V ）
输出时钟频率（ 3.13至3.46 V）
CLK1和CLK2歪斜
输出时钟上升时间
输出时钟下降时间
输出时钟占空比
VCO增益的Kv
电荷泵电流， IC
注意事项：
条件
参考GND
参考GND
ICS673M-01
ICS673M-01I
10秒以内
最低
典型
最大
7
VDD+0.5
70
85
260
150
5.50
0.8
VDD
0
2.4
0.4
VDD-0.4
15
6
±100
5
2
2
135
100
500
1.5
1.5
55
单位
V
V
°C
°C
°C
°C
V
V
V
V
V
V
V
V
mA
A
mA
pF
兆赫
兆赫
ps
ns
ns
%
兆赫/ V
A
绝对最大额定值（注1 ）
n
-0.5
0
-40
-65
3.13
2
直流特性（ VDD = 5.0 V除非另有说明）
所有除VCOIN
所有除VCOIN
VCOIN
VCOIN
IOH=-25mA
IOL=25mA
IOH=-8mA
无负载， CLK1 = 40MHz的
空载
每路输出
OE ， PD ， SEL
CLK1与SEL = 1
CLK1与SEL = 1
在VDD /上升沿2
0.8 2.0V
2.0 0.8V
在VDD / 2
交流特性（ VDD = 5.0 V除非另有说明）
45
50
95
2.4
1.强调超出上述绝对最大额定值可能会导致器件永久性损坏。经久
置身于上述的操作限制，但下面的绝对最高配置水平可能影响器件的可靠性。
3
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PLL积木
外部元件
该ICS673需要的最小数量
外部元件的正常工作。一
0.01μF去耦电容应
连接在VDD和GND之间尽可能靠近
ICS673越好。的串联端接电阻
33
也可以使用为每个时钟输出。两
需要的陶瓷电容器和一个电阻器
外部环路滤波器;计算，以确定
正确的值会显示在下面的页面。
该电容器必须具有非常低的泄漏，
因此，高品质的陶瓷电容
推荐使用。切勿使用任何类型的偏光
或电解电容器。陶瓷电容
有C0G或NP0电介质。避免高K
电介质一样Z5U和X7R ;这些和其它
它具有压电特性使得陶瓷
机械振动系统中，以增加
输出抖动，因为机械能是
直接转换为电压噪声对VCO
输入。
3.3或5伏
C2
0.1F
RZ C1
SEL
OE
PD
VDD
CHGP VCOIN
帽
CLK1
操作说明
该ICS673是PLL积木电路，其
包括一个具有一个宽的操作集成VCO
范围内。虽然它可以很容易地锁定MHz的频率
其他兆赫的频率，它被特别设计
用于启动用千赫的频率，并产生一个
频率锁定的1MHz时钟。请参考图1
下方的框图第1页。
相位/频率检测器比较而下落
连接到FBIN的时钟边沿和
REFIN 。然后，它产生一个错误信号的
电荷泵，其产生的电荷
正比于这个错误。外部环路滤波器
集成了这笔费用，产生的电压
然后控制VCO的频率。这
过程继续，直到FBIN的边缘
与REFIN时钟的边沿对准，在
该点处的输出频率被锁定到
输入频率。
200kHz
REFIN
40 MHZ
20兆赫
ICS673-01
FBIN
GND
CLK2
200kHz
÷100
数字分频器
或ICS674-01
图1.典型配置;产生200 kHz的40兆赫
4
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PLL积木
确定环路滤波器的值
环路滤波器组件包括C1，C2和
RZ 。计算这些值最好是由示
一个例子。在图1中使用的例子中，我们就可以
综合从200 kHz输入40兆赫。
该锁相环可以是大约
描述由下面的等式：
固有频率，
ω
n =
Kv
Ic
N
C
1
式（1）
0.7选择阻尼因子，公式2
变
0.7 =
Rz
95 2.4 270 10
E
12
2
200
和
Rz
= 79.8 kΩ的（ 82 kΩ的最接近标准型值）。
电容器
C2
用于从潮湿的瞬变
电荷泵和应至少为20倍
小于
C1,
即，
C2
≤
C1/20.
因此，
C2
= 13.5 pF的（ 13 pF的最接近标准型值）。
概括地说，以产生由200 40兆赫
kHz的标准值，所述环路滤波器
成分是：
C1
= 270 pF的
C2
= 13 pF的
RZ = 82 kΩ的
在一般情况下，使
C1
更大的可能会更好
循环性能，因为它都降低了
带宽并增加阻尼因数。
然而，这也增加了时间的循环
锁定自电荷泵电流具有收取
更大的电容。
当选择任一CLK1或CLK2，以驱动
反馈分频器， CLK2应尽量使用
可能。请参阅下一节“避免
PLL锁定“ ，以获取更多解释。
Rz
阻尼系数，
ζ
=
2
Kv
Ic
C
1
式（2）
N
哪里
Kv
= VCO增益（兆赫/伏）
Ic
=电荷泵电流（ μA ）
N
=总反馈鸿沟
C1
=环路滤波电容（法拉）
Rz
=环路滤波器电阻（欧姆）
的固有振动频率，
ω
n为约等于
到带宽（单位为弧度/秒）。作为一般的
规则，带宽至少应为10倍以下
比基准频率，即
ω
n
≈
2πBW
≤
REFIN/10.
在这个例子中，带宽= REFIN / 20 ，得到
带宽为10千赫。
使用第一方程，C可被确定
因为所有其它变量是已知的。在该示例
图1中，N = 200 ，它包括一个分频2上的
该芯片与外部除以100 。因此，
式（1）变为
2π10,000 =
95 2.4
200
C
1
和
C1
= 289 pF的（ 270 pF的最接近标准型值）。
5
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QQ：2881677436 复制
