初步信息
ICS650-21
系统外设时钟源
描述
该ICS650-21是一种低成本，低抖动，高
高性能时钟合成器系统
外设应用。利用模拟/数字
锁相环（PLL）的方法，该装置
接受并联谐振25 MHz晶振输入
产生多达八个输出时钟。该装置
提供的时钟PCI ， SCSI ，快速以太网，
以太网，USB和AC97 。用户可以选择一个
的三个USB频率之一，也是两个
AC97音频频率。 OE引脚将所有
输出变成了板级高阻抗状态
测试。少于生成的所有频率
1 ppm误差，满足SCSI的要求，
以太网时钟。
该ICS650可以面膜定制生产
任何频率从1到150兆赫。
特点
20引脚SSOP的小封装（ QSOP ）
ICS650-01的低抖动版本
3.3V或5V的工作电压VDD
在所有的钟表零ppm的综合误差
便宜的25 MHz晶振或时钟输入
提供以太网和快速以太网时钟
提供SCSI时钟
提供PCI时钟
可选的AC97音频时钟
可选的USB时钟
OE引脚三态测试输出
三种可选的时钟频率
45/55的处理器时钟和音响占空比
时钟
先进的低功耗CMOS工艺
框图
PSEL1 ： 0
ASEL
USEL
25 MHZ
水晶
或时钟
X1/ICLK
2
产量
卜FF器
时钟
合成
电路
产量
卜FF器
产量
缓冲器
产量
缓冲器
产量
卜FF器
3
处理器时钟
（快速以太网，
SCSI ， PCI ）
音频时钟
USB时钟
20兆赫
25 MHZ
水晶
振荡器
X2
输出使能（所有输出）
MDS 650-21一
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修订版010301
集成电路系统公司 525赛街圣何塞 CA 95126 （ 408 ） 295-9800tel www.icst.com
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ICS650-21
系统外设时钟源
PSEL0
0
M
1
0
M
1
0
M
1
PCLK1
25.00
37.5
66.66
40.00
33.3334
20.00
20.00
20.00
50
PCLK2,3
50.00
75.00
133.33
80.00
66.6667
40.00
33.3334
66.6667
100
引脚分配
USEL
X2
X1/ICLK
VDD
VDD
GND
UCLK
20M
ACLK
25M
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
PSEL1
PSEL0
PCLK2
PCLK3
VDD
ASEL
GND
OFF/14.318M
PCLK1
OE
处理器时钟频率（MHz ）
PSEL1
0
0
0
M
M
M
1
1
1
音频时钟频率（MHz ）
ASEL
0
M
1
ACLK
49.152
24.576
14.318
USB时钟频率（MHz ）
USEL
0
M
1
UCLK
12
24
48
20引脚（ 150 mil）的SSOP
引脚说明
针＃
1
2
3
4
5
6
7
0 =直接连接到地， 1 =直接连接
至VDD ， M =悬空（浮动）
8
9
10
11
12
13
14
15
16
17
18
19
20
名字
USEL
X2
X1/ICLK
VDD
VDD
GND
UCLK
20M
ACLK
25M
OE
PCLK1
OFF/14.318M
GND
ASEL
VDD
PCLK3
PCLK2
PSEL0
PSEL1
TYPE
I
XO
XI
P
P
P
O
O
O
O
I
O
O
P
I
P
O
O
I
I
描述
UCLK选择引脚。确定每个表中的USB时钟频率。
水晶连接。连接到并行模式25 MHz晶振。悬空的时钟。
水晶连接。连接到并行模式25 MHz晶振或时钟。
连接到VDD 。必须是相同的值，其他VDD 。去耦用6脚。
连接到VDD 。必须是相同的值，其他VDD 。
连接到地面。
每桌上面的USB时钟输出。
固定的20 MHz的输出以太网。
每桌上面AC97音频时钟输出。
固定的25 MHz参考输出快速以太网。
输出使能。三态低所有输出的时候。
PCLK输出编号1元以上表格。
14.31818 MHz的时钟输出，只有当ASEL = VDD 。
连接到地面。
ACLK选择引脚。确定每个表中的音频时钟频率。
连接到VDD 。必须是相同的值，其他VDD 。去耦用14脚。
PCLK输出数量3元以上表格。
PCLK输出数量2％以上表格。
处理器选择引脚＃ 0 。确定在1-3个PCLK每桌以上的频率。
处理器选择引脚＃ 1 。确定在1-3个PCLK每桌以上的频率。
键： I =输入; XO / XI =晶体连接; O =输出; P =电源连接
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系统外设时钟源
最低
典型
最大
7
VDD+0.5
70
260
150
5.5
0.8
0.4
50
30
±50
5
25.000
单位
V
V
C
C
C
V
V
V
V
V
V
mA
mA
mA
pF
兆赫
PPM
ns
ns
%
%
ps
ps
ps
电气规格
参数
电源电压（VDD）
输入和时钟输出
工作环境温度
焊接温度
储存温度
工作电压（VDD）
输入高电压， VIH
输入低电压， VIL
输出高电压， VOH
输出低电压， VOL
输出高电压， VOH ， VDD = 3.3V或5V
工作电源电流， IDD ，在5V
工作电源电流， IDD ，在3.3V
短路电流， VDD = 3.3
输入电容
输入晶体或时钟频率
输出时钟精度（综合误差）
输出时钟上升时间
输出时钟下降时间
输出时钟占空比， UCLCK
输出时钟占空比， PCLCK ， ACLCK
一个西格玛抖动，但ACLK
一个西格玛抖动， ACLK
绝对时钟周期抖动PCLK ， UCLK ， 20M
条件
参考GND
参考GND
10秒以内
绝对最大额定值（注1 ）
-0.5
0
-65
3.0
2
直流特性（ VDD = 3.3V或5V ，除非另有说明）
选择输入， OE
选择输入， OE
VDD = 3.3V ， IOH = -8mA
2.4
VDD = 3.3V ， IOL = 8毫安
IOH=-8mA
VDD-0.4
空载时，请注意2
空载时，请注意2
每路输出
除了X1
交流特性（ VDD = 3.3V或5V ，除非另有说明）
所有时钟
0.8 2.0V
2.0 0.8V
在VDD / 2
在VDD / 2
1
1.5
1.5
60
55
40
45
50
50
75
120
- 500
500
注意事项：
1.强调超出上述绝对最大额定值可能会导致器件永久性损坏。经久
置身于上述的操作限制，但下面的绝对最高配置水平可能影响器件的可靠性。
2.所有时钟的最高频率。
外部元件
该ICS650需要的外部元件正常工作的最小数目。脱钩
0.1μF的电容应连接在VDD和GND之间（引脚4和6 ，并且销16和14） ，
尽量靠近芯片越好。也可以使用为每个时钟输出33Ω的串联端接电阻器。该
25.000 MHz晶体必须连接尽可能靠近芯片越好。水晶应该是一个基本的
模式，并联谐振，为30ppm或更高（满足以太网规范）。水晶电容应
从销X1到地面和X2与地相连。这些电容的值由给定的
下面的等式，其中C
L
是晶体负载电容：水晶瓶盖（PF ） = （C
L
-12 ）× 2，因此，对于一个
晶体具有16pF的负载电容， 2为8pF帽应该被使用。如果一个时钟输入时，把它打入X1
离开X2悬空。
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系统外设时钟源
包装外形和包装尺寸
(
对于目前的尺寸规格，请参阅JEDEC发布第95号）
20引脚SSOP
符号
A
A1
b
c
D
e
E
E1
L
英寸
民
最大
0.053 0.069
0.004 0.010
0.008 0.012
0.007 0.010
0.337 0.344
0.025 BSC
0.228 0.244
0.150 0.157
0.016 0.050
MILLIMETERS
民
最大
1.35
1.75
0.10
0.25
0.20
0.30
0.18
0.25
8.55
8.75
0.635 BSC
5.80
6.20
3.80
4.00
0.40
1.27
E1
E
指数
区域
1
2
D
A1
e
b
c
A
L
订购信息
零件/订单号
ICS650R-21
ICS650R-21T
ICS650R-21I
ICS650R-21IT
记号
ICS650R-21
ICS650R-21
ICS650R-21I
ICS650R-21I
包
20引脚SSOP
20引脚SSOP
20引脚SSOP
20引脚SSOP
航运
管
磁带和卷轴
管
磁带和卷轴
温度
0 70℃
0 70℃
-40到85°
-40到85°
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