ICS570
乘法器和零延迟缓冲器
描述
该ICS570是一款高性能零延迟缓冲器
（ ZDB ），它集成了ICS公司专有的模拟/数字
锁相环（ PLL）的技术。在A版本
推荐的5伏的设计和B版为
3.3 V的设计。该芯片是ICS “ ClockBlocks的一部分
TM
家庭，并被设计为性能升级
满足当今的更高速度和更低的电压
要求。零延迟特性意味着
输入时钟的上升沿用瑞星对齐
两个输出时钟边缘，给人的外观
通过该装置没有延迟。上有两个输出
芯片，其中之一是由2的一个低偏移除法
其他输出。该器件集成了一个全芯片功耗
下/三态模式停止内部PLL和
把两个输出置于高阻抗状态。
该ICS570非常适合在大型同步输出
各种系统，从个人电脑到数据
通信图形/视频。通过使片
反馈通路，该装置可消除延迟
通过其他设备。
该ICS570 A和B版本被设计
提高从原始ICS570M输入到输出的抖动
版本，并建议所有的新设计。
特点
8引脚SOIC封装
可在Pb（铅）无铅封装（ A和B版本
只）
引脚对引脚的更换和升级到ICS570M
功能上等同的AV9170 （不是引脚对销
更换）
低投入为300 ps最大输出偏移（ >60兆赫
输出）
能力的14个不同的乘数之间进行选择
从0.5倍到32倍
输出时钟频率高达168 MHz的3.3 V
可以恢复退化的输入时钟占空比
45/55输出时钟占空比
电源关闭和三态模式
经过扩频时钟调制
全CMOS时钟的摆幅为25 mA驱动能力
在TTL电平
先进的低功耗CMOS工艺
ICS570B具有3.3V（ ±5％）的工作电压
ICS570A具有5.0 V（ ±5％）的工作电压
提供工业温度级版本
框图
IC L·K
S 1 :0
F B IN
爱维德ê
受氮肥
相
D E TE C到R，
建华一RG é
PUM P，
和LOOP
F ilte
VCO
/2
LK
LK2
XTE RN人FE edba CK ca的N共我来回米CLK和CLK / 2 （ SE TA B乐的onpage 2 ）
MDS 570我
1
修订版030905
集成电路系统公司
●
525马街，圣何塞，加利福尼亚95126
●
电话：（ 408 ） 297-1201
●
www.icst.com
ICS570
乘法器和零延迟缓冲器
引脚分配
S1
VDD
GND
ICLK
1
2
3
4
8
7
6
5
CLK/2
CLK
S0
FBIN
8引脚（ 150 mil）的SOIC
时钟乘法器解码表
（按显示金额乘以输入时钟）
FBIN从CLK
S1 S0
#1
0
0
0
M
M
M
1
1
#6
0
M
1
0
M
1
0
M
x3
x4
x8
x6
x10
x1
x16
CLK
针＃ 7
CLK2
PIN ＃ 8
x1.5
x2
x4
x3
x5
/2
x8
FBIN从CLK / 2
CLK
针＃ 7
x6
x8
x16
x12
x20
x2
x32
CLK2
PIN ＃ 8
-
x3
x4
x8
x6
x10
x1
x16
3.75 28
2.75 19
2.5 9.5
2.5至12.5
2.5到7.5
11 75
2.5 5中
5.5至37.5
-
2.5至25
2.5 19
2.5 9.5
2.5至12.5
2.5到7.5
5-75
2.5 5中
2.5至37.5
ICS570B （ 3.3 V ）
ICS570A （ 5.0 V ）
从CLK / 2 * ICLK输入范围从CLK / 2 FB ICLK输入范围FB *
电源关闭和三态
1
1
x2
x1
x4
x2
0 =直接连接到接地
M =悬空（自偏置至VDD / 2 ）
1 =直接连接到VDD
*输入范围CLK反馈两倍的CLK / 2
引脚说明
针
数
1
2
3
4
5
6
7
8
针
名字
S1
VDD
GND
ICLK
FBIN
S0
CLK
CLK/2
针
TYPE
输入
动力
动力
输入
输入
输入
产量
产量
引脚说明
选择1的输出时钟。连接至GND ， VDD或每解码表漂浮。
连接到+ 3.3V （ ICS570B ） 。连接到+ 5.0V （ ICS570A ） 。
连接到地面。
参考时钟输入。
反馈时钟输入。
选择0输出时钟。连接至GND ， VDD或每解码表漂浮。
每桌上面的时钟输出。
根据表上面的时钟输出。低偏移除以2的第7针时钟。
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ICS570
乘法器和零延迟缓冲器
外部元件
该ICS570需要一个0.01μF去耦电容被连接VDD和GND之间。它必须是
连接的接近部分，以尽量减少引线电感。无需外接电源滤波要求
此设备。一个33Ω串联终端电阻可以用来一个接一个输出引脚。
推荐线路
S1
VDD
GND
S0
输入
FBIN
CLK/2
×2模式（ S1，S0 = 1， 0）
CLK / 2反馈
CLK
CLK
CLK/2
ICLK
ICLK
CLK
CLK/2
×2模式（ S1，S0 = 1， 1）
CLK反馈
使用CLK的反馈将总是导致ICLK和CLK之间同步上升沿。
然而，与ICLK相比在CLK / 2可以是下降沿。 ICS建议使用CLK / 2的反馈
只要有可能。这将同步所有三个时钟的上升沿。
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乘法器和零延迟缓冲器
时钟周期抖动表（ ICS570A ）
所有的抖动值都被认为是典型的测量在25℃下用27Ω端接电阻器和15 pF的负载
无论CLK和CLK / 2 。反馈是从CLK / 2到FBIN 。注意，如果输出是未使用的，它应留
未连接的，以改善对活性输出时钟输出抖动。
绝对和一个西格玛抖动（ PS ）
CLK = 50M
S1 S0
0
0
M
M
M
1
1
1
M
1
0
M
1
0
M
1
CLKIN （兆赫）
8.333
6.25
3.125
4.167
2.5
25
1.5625
12.5
倍增器
6x
8x
16x
12x
20x
2x
32x
4x
P至P
±115
±115
±120
±120
±120
±120
±120
±120
1西格玛
80
80
80
90
80
70
80
80
倍增器
3x
4x
8x
6x
10x
1x
16x
2x
CLK / 2 = 25M
P至P
±65
±60
±55
±60
±60
±55
±50
±55
1西格玛
20
20
20
20
20
20
20
20
绝对和一个西格玛抖动（ PS ）
CLK = 100M
S1 S0
0
0
M
M
M
1
1
1
M
1
0
M
1
0
M
1
CLKIN （兆赫）
16.667
12.5
6.25
8.333
5
50
3.125
25
倍增器
6x
8x
16x
12x
20x
2x
32x
4x
P至P
±135
±140
±140
±140
±135
±120
±135
±130
1西格玛
100
100
110
110
100
90
100
90
倍增器
3x
4x
8x
6x
10x
1x
16x
2x
CLK / 2 = 50M
P至P
±55
±50
±55
±55
±50
±50
±55
±65
1西格玛
20
20
20
20
20
20
20
20
绝对和一个西格玛抖动（ PS ）
CLK = 150M
S1 S0
0
0
M
M
M
1
1
1
M
1
0
M
1
0
M
1
CLKIN （兆赫）
25
18.375
9.375
12.5
7.5
75
4.6875
37.5
倍增器
6x
8x
16x
12x
20x
2x
32x
4x
P至P
±160
±165
±170
±160
±160
±155
±165
±160
1西格玛
120
120
120
120
120
110
120
110
倍增器
3x
4x
8x
6x
10x
1x
16x
2x
CLK / 2 = 75M
P至P
±55
±55
±50
±55
±55
±55
±55
±50
1西格玛
20
20
20
20
20
20
20
20
MDS 570我
4
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乘法器和零延迟缓冲器
时钟周期抖动表（ ICS570B ）
所有的抖动值都被认为是典型的测量在25℃下用27Ω端接电阻器和15 pF的负载
无论CLK和CLK / 2 。反馈是从CLK / 2到FBIN 。注意，如果输出是未使用的，它应留
未连接的，以改善对活性输出时钟输出抖动。
绝对和一个西格玛抖动（ PS ）
CLK = 50M
S1 S0
0
0
M
M
M
1
1
1
M
1
0
M
1
0
M
1
CLKIN （兆赫）
8.333
6.25
3.125
4.167
2.5
25
1.5625
12.5
倍增器
6x
8x
16x
12x
20x
2x
32x
4x
P至P
±110
±125
±130
±120
±115
±130
±120
±120
1西格玛
80
90
90
90
90
50
90
60
倍增器
3x
4x
8x
6x
10x
1x
16x
2x
CLK / 2 = 25M
P至P
±55
±50
±55
±55
±55
±55
±55
±55
1西格玛
20
20
20
20
20
20
20
20
绝对和一个西格玛抖动（ PS ）
CLK = 100M
S1 S0
0
0
M
M
M
1
1
1
M
1
0
M
1
0
M
1
CLKIN （兆赫）
16.667
12.5
6.25
8.333
5
50
3.125
25
倍增器
6x
8x
16x
12x
20x
2x
32x
4x
P至P
±100
±100
±110
±100
±105
±90
±95
±105
1西格玛
70
70
80
70
70
60
70
70
倍增器
3x
4x
8x
6x
10x
1x
16x
2x
CLK / 2 = 50M
P至P
±45
±45
±45
±45
±40
±40
±45
±60
1西格玛
20
20
20
20
20
20
20
20
绝对和一个西格玛抖动（ PS ）
CLK = 150M
S1 S0
0
0
M
M
M
1
1
1
M
1
0
M
1
0
M
1
CLKIN （兆赫）
25
18.375
9.375
12.5
7.5
75
4.6875
37.5
倍增器
6x
8x
16x
12x
20x
2x
32x
4x
P至P
±115
±120
±130
±130
±130
±115
±130
±110
1西格玛
70
80
90
90
90
90
90
70
倍增器
3x
4x
8x
6x
10x
1x
16x
2x
CLK / 2 = 75M
P至P
±50
±50
±50
±45
±45
±45
±50
±60
1西格玛
20
20
20
20
20
20
20
20
MDS 570我
5
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525马街，圣何塞，加利福尼亚95126
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ICS570A
乘法器和零延迟缓冲器
描述
该ICS570A是一款高性能零延迟
缓冲器（ ZDB ），它集成了ICS的专有
模拟/数字锁相环（ PLL）的技术。
ICS引进这些设备的全球标准
在1992年与AV9170的首次亮相。该
ICS570A ， ICS “ ClockBlocks的一部分
家庭，是
设计为性能升级，以满足今天的
更高的速度和更低的电压要求。该
零延迟特性意味着的上升沿
输入时钟对准两者的上升沿
输出，而不会延迟透过现象
该设备。有芯片上的两个输出，一个
是由两个另外的低歪斜鸿沟。该芯片
拥有全芯片掉电/三态模式停止
内部PLL并将两路输出到高
阻抗状态。
该芯片非常适合在大型同步输出
各种系统，从个人电脑到数据
通信视频。通过使片
反馈路径中， ICS570A可以消除延迟
通过其他设备。
该ICS570A做的目的是从改善抖动
原来ICS570 ，因此它被推荐用于所有的新
设计。
特点
包装8引脚SOIC封装。
引脚对引脚更换和升级到ICS570
功能相当于AV9170 （不是引脚
对引脚替换） 。
低投入500 ps的最大输出偏移。
低歪斜（ 250 PS）的输出。一个是其他÷ 2 。
能够14种不同的选择
乘数从0.5倍到32倍。
输入时钟频率高达150 MHz在3.3V 。
可以恢复不佳输入时钟的占空比。
45/55输出时钟占空比。
电源关闭和三态模式。
全CMOS时钟摆动与25毫安驱动器
能力的TTL电平。
先进的，低功耗的CMOS工艺。
工作为3.0 5.5 V的电压
工业温度版本
框图
ICLK
S1, S0
2
FBIN
除以
N
相
探测器，
收费
泵和
环路滤波器
电压
控制
振荡器
÷2
产量
卜FF器
CLK
产量
卜FF器
CLK/2
外部反馈可以来自CLK和CLK / 2 （见表2页） 。
1
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MDS 570A
ICS570A
乘法器和零延迟缓冲器
时钟乘法器解码表
引脚分配
S1
VDD
GND
ICLK
1
2
3
4
8
7
6
5
CLK/2
CLK
S0
FBIN
（按显示金额乘以输入时钟）
S1
#1
0
0
0
M
M
M
1
1
1
S0
#6
0
M
1
0
M
1
0
M
1
FBIN从CLK FBIN从CLK / 2
CLK
CLK/2
CLK
CLK/2
针＃ 7 ＃引脚8针＃ 7针＃ 8
电源关闭和三态
x3
x1.5
x6
x3
x4
x2
x8
x4
x8
x4
x16
x8
x6
x3
x12
x6
x10
x5
x20
x10
x1
÷2
x2
x1
x16
x8
x32
x16
x2
x1
x4
x2
ICLK输入范围
从CLK的FB / 2 *
（ 3.3V ，兆赫）
-
8引脚SOIC
2.5至25
2.5 19
2.5 9.5
2.5至12.5
2.5到7.5
5-75
2.5 5中
2.5至37.5
0 =直接连接到地。
M =悬空（自偏置至VDD / 2 ） 。
1 =直接连接到VDD 。
*输入范围CLK反馈两倍的CLK / 2 。
引脚说明
数
1
2
3
4
5
6
7
8
名字
S1
VDD
GND
ICLK
FBIN
S0
CLK
CLK/2
TYPE
I
P
P
CI
CI
I
O
O
描述
选择1的输出时钟。连接至GND ， VDD或每解码表漂浮。
连接到+ 3.3V或+ 5V 。
连接到地面。
参考时钟输入。
反馈时钟输入。
选择0输出时钟。连接至GND ， VDD或每解码表漂浮。
每桌上面的时钟输出。
根据表上面的时钟输出。低偏移除以2的第7针时钟。
关键字： CI =时钟输入， I =输入， O =输出， P =电源连接
外部元件
该ICS570A需要一个0.01 μF去耦电容被连接VDD和GND之间。它必须
连接靠近ICS570A以减少引线电感。无需外接电源滤波
为此所需的设备。 A 27
终端电阻可以使用旁边的每个输出引脚。
2
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MDS 570A
ICS570A
乘法器和零延迟缓冲器
电气规格
参数
绝对最大额定值（注1 ）
电源电压（VDD）
输入
时钟输出
工作环境温度
条件
参考GND
参考GND
参考GND
ICS570M
ICS570MI
10秒以内
最低
典型
最大
7
VDD+0.5
VDD+0.5
70
85
260
150
5.5
0.8
VDD-0.5
VDD/2
0.5
VDD-0.4
2.4
0.4
22
12
±50
5
2.5
10
50
-500
-1.0
-750
-1.5
-1.0
0.75
0.75
0.5
0.5
49至51
150
150
150
500
1.0
750
1.5
1.0
单位
V
V
V
°C
°C
°C
°C
V
V
V
V
V
V
V
V
V
mA
mA
mA
pF
兆赫
兆赫
ps
ps
ns
ps
ns
ns
ns
ns
ns
ns
%
-0.5
-0.5
0
-40
-65
3
2
焊接温度
储存温度
直流特性（ VDD = 3.3V或5.0V ，除非另有说明）
工作电压（VDD）
输入高电压， VIH ， VDD = 5V
ICLK ， FBIN
输入低电压， VIL ， VDD = 5V
ICLK ， FBIN
输入高电压， VIH
S0, S1
输入高电压， VIM （中级）
S0, S1
输入低电压， VIL
S0, S1
输出高电压， VOH ， CMOS电平
IOH=-4mA
输出高电压， VOH
IOH=-12mA
输出低电压， VOL
IOL=12mA
IDD工作电源电流， 50 ， 100出空载， 5.0V
IDD工作电源电流， 50 ， 100出空载， 3.3V
短路电流
每路输出
输入电容， S1， S0
交流特性（ VDD = 3.3V或5.0V ，除非另有说明）
输入频率， ICLK （见表2页）
输出时钟频率， CLK
输出时钟歪斜
注2
输入歪斜， ICLK到FBIN注2
VDD = 3.3V ， CLK>10MHz
输入歪斜， ICLK到FBIN注2
VDD = 3.3V ， CLK<5MHz
输入歪斜， ICLK到FBIN注2
VDD = 3.3V ， CLK<10MHz
输入歪斜， ICLK到FBIN注2
VDD = 5V ， CLK<10MHz
输入歪斜， ICLK到FBIN注2
VDD = 5V ， CLK>10MHz
输出时钟上升时间， 3.3V
0.8 2.0V ，注3
输出时钟下降时间， 3.3V
2.0 0.8V ，注3
输出时钟上升时间， 5V
0.8 2.0V ，注3
输出时钟下降时间， 5V
2.0 0.8V ，注3
输出时钟占空比
在VDD / 2
笔记
45
55
1.强调除了这些可以永久损坏设备
2.假设时钟具有相同的上升时间，从上升沿测量VDD / 2 。
3. 27
终端电阻和15 pF的负载。
3
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MDS 570A
ICS570A
乘法器和零延迟缓冲器
所有的抖动值在25 ℃， 27Ω串联端接电阻和15pF的负载在两个CLK和
CLK / 2 。反馈是从CLK / 2到FBIN 。注意，如果输出是未使用的，它应留
悬空。这将使低输出抖动。
一个西格玛时钟周期抖动（ PS ） ， VDD = 3.3 V
CLK
CLK/2
ICLK
频率
（兆赫）
CLK的频率（ MHz）的
<5
5 - 10
>10
<20
145
100
—
20 - 50
70
65
50
>50
85
85
85
ICLK
频率
（兆赫）
CLK / 2频率（MHz）
<5
5 - 10
>10
<10
200
135
—
10 - 25
100
70
50
>25
20
20
20
绝对时钟周期抖动（ PS ） ， VDD = 3.3V
CLK
ICLK
频率
（兆赫）
CLK/2
ICLK
频率
（兆赫）
CLK的频率（ MHz）的
CLK / 2频率（MHz）
<5
5 - 10
>10
<20
±850
±370
—
20 - 50
±350
±270
±140
>50
±180
±180
±180
<10
±1100
±500
—
10 - 25
±600
±350
±160
>25
±90
±90
±90
<5
5 - 10
>10
CLK/2
ICLK
频率
（兆赫）
一个西格玛时钟周期抖动（ PS ） ， VDD = 5 V
CLK
ICLK
频率
（兆赫）
CLK的频率（ MHz）的
CLK / 2频率（MHz）
<5
5 - 10
>10
<20
130
120
—
20 - 50
100
100
70
>50
120
120
120
<5
5 - 10
>10
CLK/2
ICLK
频率
（兆赫）
<10
50
60
—
10 - 25
25
35
30
>25
20
20
25
绝对时钟周期抖动（ PS ） ， VDD = 5 V
CLK
ICLK
频率
（兆赫）
CLK的频率（ MHz）的
CLK / 2频率（MHz）
<5
5 - 10
>10
MDS 570A
<20
±270
±270
—
20 - 50
±180
±220
±160
>50
±230
±230
±230
<5
5 - 10
>10
<10
±170
±210
—
10 - 25
±100
±100
±100
>25
±50
±80
±90
4
修订版102700
印00年11月14日
集成电路系统有限公司赛525街圣何塞 CA 95126 （ 408 ） 295-9800tel www.icst.com
ICS570A
乘法器和零延迟缓冲器
推荐线路：
S1
VDD
GND
S0
输入
FBIN
CLK
CLK/2
ICLK
CLK
CLK/2
×2模式（ S1，S0 = 1， 1）
CLK反馈
ICK
CLK
CLK/2
×2模式（ S1，S0 = 1， 0）
CLK / 2反馈
使用CLK的反馈将总是导致ICLK和CLK之间同步上升沿。但
与ICLK相比CLK / 2可以是下降沿。因此，只要有可能，我们建议使用
CLK / 2的反馈。这将同步所有3个时钟的上升沿。
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